Tổng quan luận án

Trong các hệ thống thông tin vô tuyến và hữu tuyến tốc độ cao như thiết bị đầu cuối/cổng kết nối (STB/Gateway), trạm thu phát gốc (BTS) hay các tuyến truyền dẫn sóng ngắn (Wave Backhaul), kiến trúc máy thu trực tiếp RF (RF direct receiver) hoặc máy thu lấy mẫu trực tiếp trên miền số (DDS) dựa trên kỹ thuật vô tuyến định nghĩa bằng phần mềm (Software Defined Radio - SDR) ngày càng được áp dụng rộng rãi. Kiến trúc này chuyển các khối xử lý tín hiệu tương tự sang miền số, cho phép đặt bộ chuyển đổi tương tự - số (ADC) ở vị trí gần ăng-ten ngay sau bộ khuếch đại tạp âm thấp (LNA). Quá trình số hóa này đặt ra hai vấn đề kỹ thuật lớn:

  • Tối ưu hóa tốc độ của bộ chuyển đổi tương tự - số hoạt động ở tần số cao đáp ứng định lý lấy mẫu Nyquist ($f_s \ge 2f_c$) mà vẫn kiểm soát được mức tiêu thụ năng lượng. Để giải quyết mâu thuẫn giữa tốc độ và công suất tiêu thụ của các bộ ADC đơn lẻ, giải pháp sử dụng bộ chuyển đổi tương tự số lấy mẫu xen thời gian (Time-Interleaved ADC - TI-ADC) gồm $M$ bộ ADC thành phần (sub-ADC) hoạt động song song ở tần số $f_s/M$ và lệch pha nhau một góc $2\pi/M$ được lựa chọn. Tuy nhiên, các sai lệch nội tại giữa các sub-ADC về độ lệch một chiều (DC offset), hệ số khuếch đại (gain), thời gian lấy mẫu (timing skew) và băng thông (bandwidth) do dung sai chế tạo cũng như sự biến đổi về điện áp và nhiệt độ tạo ra các hài nhiễu nghiêm trọng trên phổ tần số đầu ra, làm suy giảm các chỉ số chất lượng như tỷ số tín hiệu trên nhiễu và méo (SNDR), dải động không bị làm giả (SFDR) và số bit hiệu dụng (ENOB).
  • Nhu cầu triển khai phần cứng hiệu quả về tốc độ, diện tích và tài nguyên cho các thuật toán xử lý tín hiệu số (DSP). Các thuật toán DSP thường được thiết kế và mô phỏng trên máy tính bằng định dạng dấu phẩy động, nhưng khi hiện thực hóa trên phần cứng vi mạch chuyên dụng (ASIC) hoặc mảng logic lập trình được (FPGA), việc chuyển đổi sang định dạng dấu phẩy tĩnh (Floating-point to Fixed-point Conversion - FFC) là bắt buộc nhằm tiết kiệm tài nguyên và năng lượng. Dẫu vậy, các kỹ thuật FFC hiện hành đòi hỏi thời gian tính toán lớn và gặp nhiều khó khăn đối với các hệ thống có cấu trúc vòng hồi tiếp phức tạp như khối hiệu chỉnh sai lệch của TI-ADC.

Mục tiêu nghiên cứu của luận án được xác định gồm hai nội dung chính:

  • Mục tiêu 1: Đề xuất và thực hiện phương pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại và lệch thời gian lấy mẫu của TI-ADC sử dụng nguyên tắc lọc thích nghi loại bỏ nhiễu (Adaptive Noise Canceller - ANC).
  • Mục tiêu 2: Đề xuất và thực hiện cải tiến chuyển đổi dữ liệu dạng dấu phẩy động sang dữ liệu dạng dấu phẩy tĩnh (FFC) dựa trên cơ sở thực hiện nhóm tín hiệu cho các thuật toán DSP để triển khai trên phần cứng FPGA và ASIC.

Đối tượng nghiên cứu của luận án bao gồm:

  • Bộ hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu của TI-ADC dựa trên nguyên tắc lọc thích nghi loại bỏ nhiễu (TI-ADC ANC).
  • Giải pháp FFC áp dụng cho các bộ xử lý tín hiệu số thực thi trong các khối thu băng rộng, cụ thể là bộ hiệu chỉnh TI-ADC ANC và bộ biến đổi Fourier nhanh (FFT) đa phương thức áp dụng trong thiết bị mạng cục bộ không dây (WLAN) chuẩn IEEE 802.11ax.

Phạm vi nghiên cứu của luận án được giới hạn như sau:

  • Về hiệu chỉnh sai lệch TI-ADC: Tập trung vào hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu của các sub-ADC trong TI-ADC dựa trên nguyên tắc lọc thích nghi loại bỏ nhiễu. Quá trình hiệu chỉnh được tiến hành ở chế độ nền (background), song song với hoạt động lấy mẫu của ADC mà không cần biết trước tín hiệu đầu vào, với giả định tín hiệu đầu vào thuộc dạng quá trình ngẫu nhiên dừng mở rộng (Wide Sense Stationary - WSS).
  • Về giải pháp FFC: Giới hạn ở phương pháp FFC bán tự động dựa trên mô phỏng, thực hiện nhóm tín hiệu dựa vào dải biên độ tín hiệu và hàm truyền đạt của các khối chức năng tương ứng; áp dụng giải pháp này cho bộ hiệu chỉnh TI-ADC ANC và bộ FFT đa phương thức trong thiết bị WLAN chuẩn IEEE 802.11ax.

Tổng quan tài liệu và vị trí của luận án

Luận án đã tổng hợp và phân loại các công trình nghiên cứu trong và ngoài nước liên quan đến hai trục vấn đề chính: kỹ thuật hiệu chỉnh sai lệch trong TI-ADC và kỹ thuật tối ưu hóa chuyển đổi dấu phẩy tĩnh (FFC).

Đối với việc hiệu chỉnh sai lệch trong TI-ADC, tác giả điểm lại các hướng tiếp cận chính:

  • Kỹ thuật hiệu chỉnh tương tự và hỗn hợp (analog/mixed-signal): Các công trình như [101, 123] sử dụng các mạch vi sai tương tự để tinh chỉnh thời gian trễ và hệ số khuếch đại. Trong [24], tác giả thực hiện hiệu chỉnh lệch offset ở miền tương tự cho TI SAR ADC 64 kênh, tần số lấy mẫu 2,6 GHz trên công nghệ CMOS 65 nm, đạt SNDR 48,5 dB với diện tích 5,1 mm² và công suất tiêu thụ 48 mW. Trong [25], nhóm tác giả hiệu chỉnh lệch offset và hệ số khuếch đại ở miền tương tự cho TI-ADC 3 kênh 40 MHz. Nghiên cứu [27] sử dụng phương pháp hiệu chỉnh trước cho lệch offset trên TI-ADC 5 bit nhằm giảm công suất. Nhược điểm của hướng tiếp cận này là làm tăng độ phức tạp của mạch tương tự, tốn diện tích silicon và khó co giãn (scale) theo các tiến trình công nghệ CMOS mới.
  • Kỹ thuật hiệu chỉnh hoàn toàn trên miền số (all-digital calibration): Được đánh giá là giải pháp phù hợp với xu thế thu nhỏ linh kiện CMOS [65, 73, 109]. Một số nghiên cứu tập trung xử lý riêng rẽ từng loại sai lệch, ví dụ hiệu chỉnh lệch offset và hệ số khuếch đại trong [11, 51], hoặc hiệu chỉnh lệch thời gian lấy mẫu trong [61, 64].
  • Kỹ thuật hiệu chỉnh đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu: Vogel [110, 116] đề xuất sử dụng tập bộ lọc thông cao (High Pass Filter - HPF); Matsuno [73] sử dụng bộ tạo tín hiệu ngẫu nhiên giả (Pseudo Aliasing Generator - PAG); nghiên cứu [104] kết hợp ma trận Hadamard với tính toán tương quan chéo để tái cấu trúc tín hiệu sai số; nghiên cứu [43] áp dụng tập bộ lọc đáp ứng xung hữu hạn (FIR) xấp xỉ bậc một. Hạn chế của các phương pháp này là việc sử dụng thêm tập bộ lọc HPF [110] hoặc khối PAG [73] làm tiêu tốn đáng kể tài nguyên phần cứng, trong khi phép tính tương quan chéo trong [104] làm tăng độ phức tạp tính toán.

Đối với kỹ thuật FFC cho các thuật toán xử lý tín hiệu số:

  • Các kỹ thuật dựa trên mô phỏng: Nghiên cứu [5] kết hợp phần mềm Matlab với công cụ Accelerate FPGA [4] để tự động sinh mã mô tả phần cứng (HDL) từ mô hình thuật toán.
  • Các kỹ thuật dựa trên ngôn ngữ mô tả: Nghiên cứu [97, 98] sử dụng ngôn ngữ SystemC để tự động hóa quá trình FFC cho các hệ thống vi mạch số xử lý tín hiệu (VLSI DSP) nhằm tránh hiện tượng tràn số và tối ưu hóa độ dài từ mã (Word-Length Optimization - WLO).
  • Kỹ thuật tối ưu hóa tìm kiếm: Nghiên cứu [90] ứng dụng thuật toán tối ưu hóa tiến hóa (Evolutionary Optimise - EO) nhằm giảm số lượng biến và rút ngắn thời gian tìm kiếm độ dài từ. Mặc dù vậy, các công cụ này chưa hỗ trợ hiệu quả cho các hệ thống DSP có vòng phản hồi phức tạp và thời gian thực hiện chuyển đổi bị kéo dài khi số lượng khối chức năng trong hệ thống tăng cao.

Khoảng trống nghiên cứu mà luận án lựa chọn giải quyết là: Xây dựng một cấu trúc hiệu chỉnh số hoàn toàn có khả năng xử lý đồng thời lệch hệ số khuếch đại và lệch thời gian lấy mẫu cho TI-ADC với số lượng kênh tùy ý dựa trên nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC) mà không cần đến tập bộ lọc HPF hay bộ tạo tín hiệu Pseudo; đồng thời thiết lập một giải pháp FFC có nhóm tín hiệu dựa trên cơ sở toán học để rút ngắn thời gian chuyển đổi dấu phẩy tĩnh cho các hệ thống DSP có vòng hồi tiếp phức tạp trước khi triển khai phần cứng.

Cơ sở lý thuyết và phương pháp nghiên cứu

Luận án dựa trên các cơ sở lý thuyết, mô hình toán học và phương pháp đánh giá sau:

  • Khung lý thuyết và mô hình toán học về TI-ADC: Cấu trúc gồm $M$ sub-ADC lấy mẫu tín hiệu tương tự $x(t)$. Mô hình toán học tổng quát của tín hiệu đầu ra trong miền tần số dưới tác động của các sai lệch được biểu diễn qua phương trình: $$Y(j\omega) = \frac{1}{Ts} \sum_{k=-\infty}^{+\infty} \left[ \frac{1}{M} \sum_{i=0}^{M-1} (1+\Delta g_i) H_{\tau i}\left(j\left(\omega - k\frac{\omega_s}{M}\right)\right) e^{-j\left(\omega - k\frac{\omega_s}{M}\right)\Delta t_i} e^{-jki\frac{2\pi}{M}} \right] X\left(j\left(\omega - k\frac{\omega_s}{M}\right)\right) + \frac{\omega_s}{Ts} \sum_{k=-\infty}^{+\infty} \left[ \frac{1}{M} \sum_{i=0}^{M-1} \Delta o_i e^{-jki\frac{2\pi}{M}} \right] \delta\left(\omega - k\frac{\omega_s}{M}\right)$$ Trong đó: $\Delta o_i$, $\Delta g_i$, $\Delta t_i$ lần lượt là độ lệch offset, độ lệch hệ số khuếch đại và độ lệch thời gian lấy mẫu của kênh thứ $i$; $H_{\tau i}$ là hàm truyền đạt tương đương của mạch lấy mẫu và giữ mẫu (S&H); $\omega_s$ là tần số góc lấy mẫu; $\delta(.)$ là hàm delta Dirac.
  • Lý thuyết suy hao hiệu năng do sai lệch:
    • Lệch offset: Phân bố chuẩn với giá trị hiệu dụng $\sigma_o = \sqrt{\frac{1}{M} \sum_{i=0}^{M-1} \Delta o_i^2}$. Tỷ số $SNDR = 10 \log_{10}\left(\frac{A_{in}^2}{2\sigma_o^2}\right)$, tạo ra các hài tại tần số $k\frac{\omega_s}{M}$ độc lập với tần số vào.
    • Lệch hệ số khuếch đại: Phân bố chuẩn với giá trị hiệu dụng $\sigma_g = \sqrt{\frac{1}{M} \sum_{i=0}^{M-1} (g_i - g)^2}$. Tỷ số $SNDR = 20 \log_{10}\left(\frac{g}{\sigma_g}\right) - 10 \log_{10}\left(1 - \frac{1}{M}\right)$, tạo ra hài tại $(\pm\omega_{in} + k\frac{\omega_s}{M})$.
    • Lệch thời gian lấy mẫu: Phân bố chuẩn với giá trị hiệu dụng $\sigma_t = \sqrt{\frac{1}{M} \sum_{i=0}^{M-1} \Delta t_i^2}$. Tỷ số $SNDR = 20 \log_{10}\left(\frac{1}{\sigma_t \omega_{in}}\right) - 10 \log_{10}\left(1 - \frac{1}{M}\right)$, gây hài tại cùng vị trí với lệch hệ số khuếch đại.
    • Lệch băng thông: Phân bố chuẩn với giá trị hiệu dụng $\sigma_\beta$, gây suy hao phụ thuộc phi tuyến vào tần số: $$SNDR = 20 \log_{10}\left( \frac{1}{\sigma_\beta} \frac{\sqrt{1 + (\omega_0/\omega_c)^2}}{\omega_0/\omega_c} \right)$$
    • Suy hao tổng hợp trên SNDR của tín hiệu sin tần số $\omega_0$: $$SNDR \approx -10 \log_{10}\left( \sigma_g^2 + \omega_0^2 \sigma_t^2 + \frac{\sigma_o^2}{A_{in}^2} + \frac{2^{-2N}}{3} \right)$$
  • Các chỉ số phẩm chất (Figure of Merit - FoM): Sử dụng hai tiêu chuẩn đánh giá hiệu năng bộ biến đổi:
    • Chuẩn Walden: $FoM_W = \frac{P}{2^{ENOB} \cdot f_s}$
    • Chuẩn Schreier: $FoM_S = SNDR + 10 \log_{10}\left(\frac{BW}{P}\right)$
  • Nguyên tắc lọc thích nghi loại bỏ nhiễu (ANC): Ứng dụng cấu trúc lọc thích nghi với thuật toán bình phương tối thiểu trung bình (LMS) hoặc bình phương đệ quy tối thiểu (RLS), kết hợp với bộ lọc đạo hàm thông dải (Bandpass Derivative Filter - BDF) có đáp ứng $h_{bd}[n]$ để ước lượng và triệt tiêu các thành phần sai số do lệch hệ số khuếch đại và thời gian lấy mẫu.
  • Cơ sở toán học của giải pháp FFC nhóm tín hiệu: Phân tích công suất kỳ vọng của tín hiệu đầu vào, tín hiệu đầu ra và hàm truyền đạt của từng khối chức năng số học cơ bản (bộ cộng, bộ trừ, bộ nhân) để xác định độ dài từ nguyên (Integer Word-Length - IWL) tránh tràn số và độ dài từ thập phân (Fraction Word-Length - FWL) nhằm thỏa mãn ràng buộc sai số trung bình bình phương (MMSE).
  • Phương pháp nghiên cứu thực tế: Luận án áp dụng phương pháp định lượng kết hợp giữa mô hình hóa toán học, mô phỏng kiểm chứng và thực nghiệm phần cứng:
    • Mô phỏng phần mềm: Sử dụng phương pháp mô phỏng Monte Carlo trên môi trường Matlab để đánh giá phân bố sai lệch ngẫu nhiên và kiểm chứng thuật toán.
    • Thực nghiệm phần cứng: Triển khai kỹ thuật FPGA vòng kín (FPGA in the Loop - FIL) trên các kit FPGA Xilinx Kintex-7 (XC7K325T) và Altera Stratix IV.
    • Tổng hợp vi mạch: Sử dụng công cụ thiết kế EDA Cadence Genus 162 với bộ thư viện công nghệ PDK XFab SOI CMOS 180 nm để ước tính diện tích mạch, số cổng logic và công suất tiêu thụ thực tế.
  • Nguồn dữ liệu thực nghiệm: Bao gồm tín hiệu hình sin đơn tần tại các tần số chuẩn hóa ($f_{in} = 0,45f_s$), tín hiệu đa tần, tín hiệu thông dải trong dải tần $[0,1f_s, 0,45f_s]$, tín hiệu điều chế 16-QAM băng thông 10 MHz và 100 MHz sóng mang $0,29f_s$, tín hiệu điều chế 256-QAM sóng mang $0,45f_s + f_s$ ở băng Nyquist 3; cùng cấu trúc khung dữ liệu HE PPDU (HE-SU, HE-MU, HE-EXT-SU) thuộc lớp vật lý của tiêu chuẩn IEEE 802.11ax.

Nội dung chính theo từng chương

Chương 1: Tổng quan về TI-ADC trong khối thu băng rộng

Chương này tập trung phân tích kiến trúc phần cứng máy thu trực tiếp RF sử dụng TI-ADC và xây dựng cơ sở toán học mô tả toàn diện các sai lệch nội tại của hệ thống.

Về mặt công suất, tác giả dẫn giải công thức tính công suất của một sub-ADC phụ thuộc vào chu kỳ lấy mẫu $T_s$ và thời gian phụ trội $T_{ov}$: $$P_{sub-ADC} = \frac{\alpha}{T_s - T_{ov}}$$ Công suất tiêu thụ của toàn bộ hệ thống TI-ADC $M$ kênh được tính toán qua biểu thức: $$\frac{P_{TI-ADC}}{M \cdot P_{sub-ADC}} = \frac{T_s - T_{ov}}{M \cdot T_s - T_{ov}} \le 1$$ Đồng thời, công suất tiêu thụ của mạch tạo xung nhịp cho hệ thống TI-ADC ($P_{C TI-ADC}$) giảm đi rõ rệt so với ADC đơn lẻ có cùng tần số lấy mẫu $f_s$: $$P_{C TI-ADC} = f_s \left( \frac{C_{MOS}}{M} + C_{int} \right) V_{DD}^2$$

Phần tiếp theo của chương trình bày phân tích định lượng về sự suy giảm hiệu năng do 4 loại sai lệch nội tại:

  • Lệch offset: Gây ra các vạch phổ ký sinh tại các tần số rời rạc $k\frac{\omega_s}{M}$, không phụ thuộc vào tần số tín hiệu vào $x(t)$. Mô phỏng chỉ ra rằng độ lệch offset bằng 1 LSB làm suy giảm 20 dB SNDR; khi độ lệch này tăng gấp đôi, giá trị SNDR giảm đi 6 dB, tương đương với việc mất đi 1 bit độ phân giải của bộ biến đổi.
  • Lệch hệ số khuếch đại: Gây ra các vạch phổ ký sinh tại $(\pm\omega_{in} + k\frac{\omega_s}{M})$. SNDR suy giảm theo hàm mũ đối với độ lệch hệ số khuếch đại. Khi mức sai lệch gain đạt 0,1%, SNDR bị suy giảm khoảng 20 dB so với giá trị lý tưởng.
  • Lệch thời gian lấy mẫu: Tác động điều chế pha tín hiệu, tạo ra các vạch phổ cùng tần số với lệch hệ số khuếch đại. Mức độ suy giảm SNDR tỷ lệ nghịch với cả độ lệch chuẩn thời gian $\sigma_t$ lẫn tần số góc tín hiệu vào $\omega_{in}$. Do đó, ở các tần số đầu vào càng cao, ảnh hưởng của lệch thời gian lấy mẫu càng trở nên nghiêm trọng.
  • Lệch băng thông: Sinh ra do sự không đồng nhất giữa các hằng số thời gian $\tau_i = R_i C_i$ của mạch S&H giữa các kênh. Tác động của lệch băng thông mang tính phi tuyến, gây suy giảm biên độ và dịch pha mạnh ở vùng tần số cao tiệm cận tần số cắt $f_{ci}$.

Từ việc khảo sát các kỹ thuật hiệu chỉnh hiện có, chương 1 kết luận rằng các phương pháp hiệu chỉnh ở miền tương tự gặp trở ngại lớn về diện tích và tính tương thích công nghệ, trong khi các phương pháp hiệu chỉnh số sử dụng bộ lọc HPF hoặc mạch tín hiệu ngẫu nhiên giả làm tăng đáng kể tài nguyên phần cứng. Điều này định hình yêu cầu phải phát triển một giải pháp hiệu chỉnh số thích nghi loại bỏ nhiễu và quy trình chuyển đổi dấu phẩy tĩnh tối ưu.

Chương 2: Giải pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại, thời gian lấy mẫu của TI-ADC theo nguyên tắc ANC

Chương 2 trình bày giải pháp hiệu chỉnh đồng thời lệch hệ số khuếch đại và lệch thời gian lấy mẫu cho TI-ADC dựa trên nguyên tắc lọc thích nghi loại bỏ nhiễu (TI-ADC ANC). Cấu trúc đề xuất thực hiện ước lượng và bù sai lệch hoàn toàn trên miền số ở chế độ nền, áp dụng cho tín hiệu đầu vào ngẫu nhiên dừng mở rộng (WSS) mà không cần can thiệp vào mạch tương tự hay sử dụng chuỗi tín hiệu kiểm tra định sẵn.

Các luận điểm và kết quả mô phỏng chính bao gồm:

  • Nguyên tắc hoạt động: Tín hiệu đầu ra chứa lỗi của các sub-ADC được đưa qua bộ lọc đạo hàm thông dải BDF để tái tạo thành phần sai số do trễ thời gian lấy mẫu. Các vector sai lệch hệ số khuếch đại ($c_g$) và sai lệch thời gian lấy mẫu ($c_r$) được ước lượng thích nghi song song thông qua thuật toán LMS/RLS, sau đó được phản hồi để triệt tiêu trực tiếp các vạch phổ ký sinh.
  • Hiệu chỉnh trên các băng tần Nyquist: Tác giả mở rộng thuật toán để hoạt động chính xác không chỉ ở băng tần Nyquist cơ bản (băng 1) mà còn ở các băng tần Nyquist bậc cao (băng 2, 3, 4) thông qua cơ chế lấy mẫu dưới (sub-sampling).
  • Đánh giá hiệu năng bằng mô phỏng:
    • Với tín hiệu vào đơn tần $f_{in} = 0,45f_s$: Trước hiệu chỉnh, phổ tín hiệu xuất hiện nhiều hài nhiễu rõ rệt; sau hiệu chỉnh, toàn bộ các vạch phổ ký sinh do lệch gain và timing bị triệt tiêu về sát mức nền nhiễu lượng tử. Quá trình hội tụ của hai hệ số sai lệch $c_g$ và $c_r$ diễn ra nhanh và ổn định.
    • Khảo sát độ lệch thời gian: Cho giá trị RMS của lệch thời gian lấy mẫu $\sigma_t$ thay đổi từ 0 đến 10 ps với giá trị RMS của lệch hệ số khuếch đại cố định $\sigma_g = 0,01$, các thông số SNDR và SFDR của TI-ADC sau hiệu chỉnh duy trì ở mức cao và ổn định vượt trội so với khi chưa hiệu chỉnh.
    • Với tín hiệu thông dải trong khoảng $[0,1f_s, 0,45f_s]$ và tín hiệu điều chế 16-QAM (băng thông 10 MHz và 100 MHz trên sóng mang $0,29f_s$): Phổ đầu ra được làm sạch hoàn toàn các hài giao thoa kênh.
    • Với tín hiệu ở băng Nyquist 3 ($f_{in} = 0,45f_s + f_s$) và tín hiệu điều chế 256-QAM: SNDR và SFDR đạt mức cải thiện đồng đều trên cả 4 băng tần Nyquist đầu tiên.

Bảng tổng hợp so sánh hiệu năng của giải pháp đề xuất với các công trình công bố trước đây (trích từ Bảng 2.2 của văn bản):

Phương pháp hiệu chỉnh Cơ chế sử dụng SFDR trước hiệu chỉnh (dB) SFDR sau hiệu chỉnh (dB) SNDR trước hiệu chỉnh (dB) SNDR sau hiệu chỉnh (dB)
Matsuno và cộng sự [73] Bộ tạo tín hiệu ngẫu nhiên giả (PAG) ~ 42,0 ~ 72,0 ~ 38,0 ~ 54,0
Vogel và cộng sự [110] Tập bộ lọc thông cao (HPF) ~ 45,0 ~ 76,0 ~ 40,0 ~ 57,0
Luận án đề xuất (TI-ADC ANC) Lọc thích nghi loại bỏ nhiễu (ANC) < 45,0 > 85,0 < 40,0 > 60,0

Chương 3: Phát triển giải pháp FFC và ứng dụng cho các thuật toán DSP

Chương 3 giải quyết bài toán hiện thực hóa phần cứng thông qua việc phát triển kỹ thuật FFC có nhóm tín hiệu và ứng dụng vào hai thiết kế cụ thể: bộ FFT đa phương thức cho thiết bị WLAN IEEE 802.11ax và bộ hiệu chỉnh TI-ADC ANC.

Cơ sở toán học của kỹ thuật nhóm tín hiệu: Tác giả chứng minh rằng các tín hiệu trong một hệ thống xử lý số có thể được phân nhóm dựa trên mối liên hệ giữa công suất kỳ vọng đầu vào/đầu ra và hàm truyền đạt của từng khối chức năng. Bảng quy đổi công suất kỳ vọng qua các khối số học cơ bản được thiết lập như sau:

Khối chức năng Mô hình toán học Công suất kỳ vọng đầu ra $E{y^2}$
Bộ cộng (Adder) $y = x_1 + x_2$ $E{x_1^2} + E{x_2^2} + 2E{x_1 x_2}$
Bộ trừ (Subtractor) $y = x_1 - x_2$ $E{x_1^2} + E{x_2^2} - 2E{x_1 x_2}$
Bộ nhân (Multiplier) $y = x_1 \cdot x_2$ $E{x_1^2} \cdot E{x_2^2}$ (khi $x_1, x_2$ độc lập)

Dựa trên nguyên tắc này, thuật toán FFC tiến hành gom cụm các biến có dải động tương đồng thành từng nhóm, giúp giảm số lượng biến cần tối ưu hóa độ dài từ từ hàng trăm biến xuống chỉ còn một số ít nhóm biến đại diện, từ đó giảm thiểu số lần chạy mô phỏng kiểm tra sai số.

Hai ứng dụng thực nghiệm tiêu biểu:

  • Ứng dụng 1: Bộ FFT đa phương thức cho WLAN chuẩn IEEE 802.11ax:
    • Tác giả kết hợp kiến trúc tính toán đồng thời đa đường (Multi-Path Delay Commutator - Radix-2 MDC) và kiến trúc hồi tiếp đường đơn (Single-Path Delay Feedback - SDF), kết hợp tối ưu hóa các nhân tố xoay Twiddle factor (Tw) và đơn vị xử lý PU4 nhằm giảm thiểu số lượng bộ nhân phức.
    • Bộ FFT hỗ trợ đa chế độ cho các khung truyền dữ liệu lớp vật lý HE-PHY (kích thước FFT từ 256, 512, 1024 đến 2048 điểm).
    • Khi áp dụng giải pháp FFC có nhóm tín hiệu, thời gian thực hiện chuyển đổi dấu phẩy tĩnh giảm xuống chỉ còn xấp xỉ 1/4 so với phương pháp FFC thông thường mà vẫn đảm bảo độ chính xác biểu diễn (thỏa mãn tiêu chí sai số MMSE).
    • Thiết kế được tổng hợp và kiểm chứng trên FPGA Stratix IV, cho thấy sự tối ưu rõ rệt về diện tích logic, công suất và thông lượng dữ liệu.
  • Ứng dụng 2: Hiện thực hóa phần cứng bộ hiệu chỉnh TI-ADC ANC dạng dấu phẩy tĩnh:
    • Áp dụng FFC để tìm ra bộ độ dài từ tối ưu cho các tín hiệu và hệ số lọc thích nghi, đảm bảo giá trị SNDR và SFDR sau khi chuyển đổi sang dấu phẩy tĩnh không bị suy giảm đáng kể so với mô hình dấu phẩy động ban đầu.
    • Triển khai thử nghiệm phần cứng trên kit FPGA Xilinx Kintex-7 (XC7K325T) thông qua cấu hình FPGA vòng kín (FIL). Tài nguyên logic của bộ hiệu chỉnh trên chip FPGA chiếm dưới 10% tổng tài nguyên của dòng vi mạch này.
    • Thiết kế vi mạch ASIC được tổng hợp bằng công cụ Cadence Genus 162 sử dụng thư viện công nghệ PDK XFab SOI CMOS 180 nm. Kết quả tổng hợp cung cấp các số liệu cụ thể về diện tích vi mạch, công suất tiêu thụ và tổng số cổng logic tương đương.

Bảng so sánh thời gian thực hiện FFC khi áp dụng và không áp dụng kỹ thuật nhóm tín hiệu:

Hệ thống DSP thử nghiệm Số lượng biến ban đầu Thời gian FFC không nhóm tín hiệu Thời gian FFC có nhóm tín hiệu Mức độ giảm thời gian
Bộ FFT đa phương thức (802.11ax) Lớn (đa tầng) Chuẩn cơ sở ($T$) $\approx 0,25 T$ Giảm ~ 4 lần
Bộ hiệu chỉnh TI-ADC ANC Lớn (có vòng hồi tiếp) Chuẩn cơ sở ($T$) $\approx 0,25 T$ Giảm ~ 4 lần

Kết quả và những đóng góp mới

Luận án đã đạt được các kết quả và đóng góp khoa học cụ thể như sau:

  • Thứ nhất, đề xuất giải pháp hiệu chỉnh đồng thời cả lệch hệ số khuếch đại và lệch thời gian lấy mẫu trong bộ TI-ADC dựa trên nguyên tắc lọc thích nghi loại bỏ can nhiễu (ANC). Thuật toán được thiết kế hoàn toàn trên miền số, cho phép hiệu chỉnh nền liên tục mà không cần biết trước tín hiệu đầu vào (chỉ cần giả định tín hiệu là quá trình ngẫu nhiên dừng mở rộng WSS), loại bỏ hoàn toàn nhu cầu sử dụng tập bộ lọc thông cao (HPF) hoặc mạch tạo tín hiệu Pseudo phức tạp. Giải pháp này hỗ trợ mở rộng cho các tín hiệu đầu vào thuộc nhiều băng tần Nyquist khác nhau thông qua kỹ thuật lấy mẫu dưới.
  • Thứ hai, phát triển giải pháp chuyển đổi dấu phẩy động sang dấu phẩy tĩnh (FFC) dựa trên cơ sở toán học về nhóm tín hiệu theo công suất kỳ vọng và hàm truyền đạt của các khối chức năng. Giải pháp này giải quyết được bài toán bùng nổ không gian tìm kiếm độ dài từ, rút ngắn thời gian thực hiện FFC xuống chỉ còn khoảng một phần tư (1/4) so với các phương pháp không nhóm tín hiệu, đồng thời áp dụng thành công cho các hệ thống DSP có vòng hồi tiếp phức tạp.
  • Về mặt định lượng kỹ thuật, các giải pháp đề xuất đáp ứng đầy đủ các chỉ tiêu thiết kế:
    • Hệ thống TI-ADC hoạt động với tần số lấy mẫu đạt mức $\ge 2,7$ GHz, độ phân giải lý tưởng 11 bit.
    • Sau hiệu chỉnh, TI-ADC đạt số bit hiệu dụng $ENOB \approx 10$ bit, thông số $SNDR \ge 60$ dB và thông số $SFDR \ge 85$ dB trên các băng tần Nyquist khảo sát.
    • Tài nguyên phần cứng của bộ hiệu chỉnh TI-ADC ANC triển khai trên FPGA Kintex-7 XC7K325T chiếm mức $\le 10%$.
    • Ứng dụng thành công cho bộ FFT đa phương thức trên FPGA Stratix IV và tổng hợp logic bộ hiệu chỉnh TI-ADC ANC trên tiến trình vi mạch XFab SOI CMOS 180 nm bằng công cụ Genus 162.

Kiến nghị và giải pháp đề xuất:

  • Khuyến nghị tích hợp lõi xử lý số hiệu chỉnh TI-ADC ANC vào các khối thu vô tuyến băng rộng định nghĩa bằng phần mềm nhằm nâng cao độ nhạy và dải động của máy thu mà không làm tăng chi phí phần cứng tương tự.
  • Đề xuất áp dụng quy trình FFC nhóm tín hiệu vào các công cụ tự động hóa thiết kế vi mạch (EDA flow) nhằm hỗ trợ các kỹ sư tối ưu hóa độ dài từ cho các thuật toán xử lý tín hiệu phức tạp một cách nhanh chóng.

Hạn chế và hướng nghiên cứu tiếp

Căn cứ theo nội dung và phạm vi nghiên cứu được công bố trong văn bản, các hạn chế và hướng phát triển tiếp theo của đề tài bao gồm:

  • Giới hạn tín hiệu đầu vào: Thuật toán hiệu chỉnh ANC hoạt động dựa trên giả định tín hiệu đầu vào là quá trình ngẫu nhiên dừng mở rộng (WSS) với giá trị kỳ vọng triệt tiêu; chưa khảo sát chi tiết với các dạng tín hiệu có tính phi dừng cao hoặc biến thiên thống kê đột ngột.
  • Phạm vi hiệu chỉnh sai lệch: Luận án tập trung giải quyết đồng thời lệch hệ số khuếch đại và thời gian lấy mẫu. Sai lệch băng thông mới dừng lại ở bước mô hình hóa toán học và phân tích lý thuyết ở chương tổng quan, chưa được tích hợp trực tiếp vào vòng lặp hiệu chỉnh ANC số đồng thời.
  • Mức độ tự động hóa FFC: Kỹ thuật FFC nhóm tín hiệu được phát triển ở dạng bán tự động dựa trên mô phỏng; việc phân chia nhóm tín hiệu vẫn dựa trên sự can thiệp và phân tích cấu trúc khối từ người thiết kế.
  • Thử nghiệm chế tạo vi mạch: Các kết quả vi mạch mới dừng lại ở bước tổng hợp logic và ước lượng tham số vật lý trên công cụ EDA Genus 162 với thư viện công nghệ PDK XFab SOI CMOS 180 nm; luận án chưa thực hiện chế tạo mẫu vi mạch vật lý (tape-out) để đo đạc thực tế từ chip silicon.

Hướng nghiên cứu tiếp theo bao gồm: Mở rộng thuật toán để hiệu chỉnh đồng thời cả 4 loại sai lệch (offset, gain, timing skew và băng thông); tự động hóa hoàn toàn thuật toán gom nhóm tín hiệu trong công cụ FFC; và hiện thực hóa thiết kế trên các công nghệ vi mạch CMOS có kích thước hình học dưới 65 nm kết hợp đóng gói và đo kiểm thực nghiệm.

Giá trị tham khảo

Luận án mang lại các giá trị tham khảo thiết thực cho nhiều nhóm đối tượng và các lĩnh vực nghiên cứu chuyên sâu:

  • Đối với nghiên cứu sinh, học viên cao học và giảng viên chuyên ngành Kỹ thuật Điện tử, Vi điện tử và Xử lý tín hiệu số: Luận án cung cấp hệ thống công thức toán học chi tiết về mô hình hóa các sai lệch ngẫu nhiên trong TI-ADC ($M$ kênh), cũng như phương pháp giải tích định lượng ảnh hưởng của từng loại sai lệch lên các chỉ số SNDR, SFDR và ENOB.
  • Đối với các kỹ sư thiết kế phần cứng FPGA và vi mạch số (ASIC): Chương 3 là tài liệu tham khảo giá trị về phương pháp chuyển đổi dấu phẩy tĩnh có nhóm tín hiệu. Phương pháp này cung cấp các bảng tính công suất kỳ vọng qua từng khối số học và mã nguồn chương trình mô phỏng (sim_log) tại Phụ lục B, giúp rút ngắn thời gian tối ưu hóa độ dài từ mã trong các dự án thiết kế phần cứng thực tế.
  • Đối với các nhà nghiên cứu và phát triển hệ thống thông tin vô tuyến (SDR, WLAN, 5G): Kiến trúc bộ FFT đa phương thức hỗ trợ chuẩn IEEE 802.11ax kết hợp cấu trúc Radix-2 MDC và SDF cùng các công thức khai triển trong Phụ lục A là tài liệu kỹ thuật hữu ích để ứng dụng trực tiếp vào thiết kế khối xử lý băng tần cơ sở (baseband PHY).

Câu hỏi thường gặp

1. Kỹ thuật TI-ADC mang lại ưu thế gì về tốc độ và năng lượng so với ADC đơn kênh trong các máy thu băng rộng? Hệ thống TI-ADC ghép song song $M$ bộ sub-ADC hoạt động ở tần số $f_s/M$ lệch pha nhau $2\pi/M$, giúp tốc độ lấy mẫu tổng thể đạt $f_s = M \cdot f_{sub-ADC}$, đáp ứng yêu cầu lấy mẫu trực tiếp ở dải tần số cao cỡ GHz. Về năng lượng, khi tần số lấy mẫu của ADC đơn tăng $N$ lần thì công suất tiêu thụ tăng tới $2^N$ lần; việc chia nhỏ cho $M$ kênh giúp tỷ lệ công suất $P_{TI-ADC} / (M \cdot P_{sub-ADC}) \le 1$. Đồng thời, công suất nạp xả tụ điện chuyển mạch trong mạch phân phối xung nhịp của TI-ADC cũng giảm đi đáng kể do điện dung tương đương ở mỗi nhánh giảm $M$ lần.

2. Các sai lệch nội tại giữa các sub-ADC ảnh hưởng đến phổ tần số đầu ra của TI-ADC như thế nào? Sai lệch nội tại tạo ra các vạch phổ ký sinh làm suy giảm nghiêm trọng SNDR và SFDR:

  • Lệch offset gây ra các hài nhiễu tại các tần số cố định $k\frac{\omega_s}{M}$, hoàn toàn độc lập với tần số tín hiệu vào; mức lệch 1 LSB làm suy giảm 20 dB SNDR.
  • Lệch hệ số khuếch đại, lệch thời gian lấy mẫu và lệch băng thông đều tạo ra các hài nhiễu tại các vị trí $(\pm\omega_{in} + k\frac{\omega_s}{M})$, phụ thuộc trực tiếp vào tần số tín hiệu vào. Đặc biệt, sai lệch thời gian lấy mẫu gây suy hao SNDR tỷ lệ thuận với tần số đầu vào, khiến chất lượng tín hiệu ở các vùng tần số cao bị suy giảm nghiêm trọng nhất.

3. Điểm khác biệt mấu chốt giữa giải pháp hiệu chỉnh TI-ADC ANC của luận án so với kỹ thuật của Vogel và Matsuno là gì? Kỹ thuật của Vogel [110] đòi hỏi sử dụng một tập các bộ lọc thông cao (HPF), còn kỹ thuật của Matsuno [73] phải tích hợp mạch phát tín hiệu ngẫu nhiên giả (PAG), dẫn đến tiêu tốn nhiều diện tích và tài nguyên phần cứng. Giải pháp TI-ADC ANC của luận án sử dụng nguyên lý lọc thích nghi loại bỏ nhiễu kết hợp bộ lọc vi phân thông dải (BDF), cho phép ước lượng và triệt tiêu đồng thời cả lệch gain và timing skew trực tiếp trên miền số ở chế độ nền mà không cần dùng tập lọc HPF hay khối PAG, đồng thời hoạt động hiệu quả trên cả các băng tần Nyquist bậc cao.

4. Kỹ thuật nhóm tín hiệu trong FFC dựa trên cơ sở nào và mang lại lợi ích gì cho việc tối ưu phần cứng? Kỹ thuật này dựa trên cơ sở toán học về việc tính toán công suất kỳ vọng của tín hiệu và hàm truyền đạt của các khối chức năng số học (cộng, trừ, nhân). Thay vì phải tối ưu hóa độc lập từng biến tín hiệu riêng lẻ (vốn tạo ra không gian tìm kiếm khổng lồ), thuật toán nhóm các tín hiệu có cùng đặc tính dải động lại với nhau. Kết quả thực nghiệm cho thấy thời gian thực hiện quá trình FFC cho bộ FFT đa phương thức và bộ hiệu chỉnh TI-ADC ANC giảm xuống chỉ còn khoảng 1/4 so với phương pháp FFC truyền thống, trong khi vẫn kiểm soát chặt chẽ sai số lượng tử hóa.

5. Hiệu năng của bộ hiệu chỉnh TI-ADC ANC đạt được các thông số cụ thể nào trên phần cứng? Khi thử nghiệm trên phần cứng, hệ thống TI-ADC 11 bit hoạt động ở tần số lấy mẫu $\ge 2,7$ GHz sau khi qua bộ hiệu chỉnh ANC đã khôi phục số bit hiệu dụng đạt $ENOB \approx 10$ bit, thông số $SNDR \ge 60$ dB và $SFDR \ge 85$ dB. Thiết kế dạng dấu phẩy tĩnh khi triển khai trên kit FPGA Xilinx Kintex-7 (XC7K325T) chỉ chiếm dụng $\le 10%$ tài nguyên phần cứng, đồng thời được tổng hợp thành công trên tiến trình công nghệ vi mạch XFab SOI CMOS 180 nm bằng công cụ Cadence Genus 162.

Kết luận

Luận án tiến sĩ của tác giả Đinh Thị Kim Phượng đã giải quyết trọn vẹn hai bài toán kỹ thuật trọng tâm trong khối thu băng rộng: hiệu chỉnh sai lệch cho bộ chuyển đổi tương tự - số lấy mẫu xen thời gian (TI-ADC) và tối ưu hóa quy trình chuyển đổi dấu phẩy tĩnh (FFC) cho các thuật toán xử lý tín hiệu số. Bằng việc đề xuất cấu trúc lọc thích nghi loại bỏ nhiễu (ANC) hoạt động hoàn toàn ở miền số, tác giả đã triệt tiêu đồng thời sai lệch hệ số khuếch đại và thời gian lấy mẫu trên nhiều băng tần Nyquist mà không làm gia tăng độ phức tạp phần cứng tương tự. Đồng thời, giải pháp FFC có nhóm tín hiệu đã rút ngắn bốn lần thời gian chuyển đổi độ dài từ mã, tạo điều kiện hiện thực hóa tối ưu bộ hiệu chỉnh TI-ADC ANC và bộ FFT đa phương thức chuẩn IEEE 802.11ax trên các nền tảng FPGA và ASIC CMOS 180 nm. Toàn bộ các phát hiện và đóng góp lý thuyết cũng như thực nghiệm của luận án đã được công bố trên các tạp chí và kỷ yếu hội nghị chuyên ngành uy tín, khẳng định tính đúng đắn và độ tin cậy khoa học của công trình.