Tổng quan về luận án

Trong kỷ nguyên phát triển của các hệ thống thông tin vô tuyến và hữu tuyến tốc độ cao như trạm gốc BTS, Wave Backhaul, và các thiết bị thu phát vô tuyến định nghĩa bằng phần mềm (Software Defined Radio - SDR), xu hướng cấu trúc phần cứng là chuyển dịch các khối xử lý tương tự (bộ lọc, bộ trộn tần, bộ khuếch đại) sang miền số. Kiến trúc máy thu lấy mẫu trực tiếp RF (RF Direct Receiver / Direct Digital Sampling - DDS) đặt bộ chuyển đổi tương tự - số (ADC) ở đầu cuối (front-end) ngay sau bộ khuếch đại tạp âm thấp băng rộng (LNA). Tuy nhiên, nút thắt công nghệ cốt lõi nằm ở việc các bộ ADC đơn lẻ không thể đồng thời đáp ứng tần số lấy mẫu cực cao (hàng Gigasample/giây - GS/s), độ phân giải lớn, và mức tiêu thụ năng lượng thấp. Khi tần số lấy mẫu $f_s$ tăng $N$ lần, công suất tiêu thụ của ADC đơn tăng theo hàm mũ $2^N$.

Giải pháp tối ưu là sử dụng kiến trúc bộ chuyển đổi tương tự - số lấy mẫu xen thời gian (Time-Interleaved ADC - TI-ADC), kết hợp $M$ bộ sub-ADC hoạt động song song ở tần số $f_s/M$ và lệch pha tuần tự $2\pi/M$. Dẫu vậy, các dung sai trong quy trình chế tạo công nghệ CMOS, cùng biến thiên điện áp và nhiệt độ (Process, Voltage, Temperature - PVT), dẫn tới bốn loại sai lệch nội tại nghiêm trọng giữa các kênh: lệch một chiều (DC offset $\Delta O_i$), lệch hệ số khuếch đại (gain mismatch $\Delta g_i$), lệch thời gian lấy mẫu (timing skew $\Delta t_i$), và lệch băng thông (bandwidth mismatch $\Delta b_i$). Các sai lệch này tạo ra các hài nhiễu giả (spurs) xuất hiện trên phổ tần số đầu ra, làm suy thoái nghiêm trọng tỷ số tín hiệu trên nhiễu và méo (SNDR), dải động không bị làm giả (SFDR), và số bit hiệu dụng (ENOB).

Nghiên cứu của Đinh Thị Kim Phượng (2022) tại Trường Đại học Bách khoa Hà Nội giải quyết triệt để hai rào cản khoa học lớn:

  • Research Gap 1: Sự thiếu hụt một thuật toán hiệu chỉnh nền hoàn toàn trên miền số (all-digital background calibration) có khả năng triệt tiêu đồng thời lệch hệ số khuếch đại và lệch thời gian lấy mẫu trên mọi băng tần Nyquist mà không đòi hỏi thêm phần cứng tạo tín hiệu giả lập ngẫu nhiên (Pseudo-random signal) hoặc ngân hàng bộ lọc bổ sung phức tạp.
  • Research Gap 2: Thời gian tối ưu hóa độ dài từ mã (Word-Length Optimization - WLO) trong chuyển đổi định dạng dấu phẩy động sang dấu phẩy tĩnh (Floating-point to Fixed-point Conversion - FFC) bị bùng nổ hàm mũ đối với các hệ thống xử lý tín hiệu số (DSP) quy mô lớn có vòng phản hồi (feedback loops).

Luận án thiết lập hệ thống câu hỏi nghiên cứu và giả thuyết khoa học:

  • RQ1: Làm thế nào để xây dựng mô hình toán học và cấu trúc lọc thích nghi loại bỏ nhiễu (Adaptive Noise Canceller - ANC) nhằm ước lượng và bù đồng thời sai lệch gain và timing skew cho $M$ kênh TI-ADC với tín hiệu đầu vào ngẫu nhiên dừng mở rộng (Wide-Sense Stationary - WSS) trên các vùng Nyquist bất kỳ?
  • RQ2: Cơ chế nhóm tín hiệu (Signal Grouping) nào dựa trên dải động và hàm truyền đạt cho phép giảm thiểu không gian tìm kiếm trong quy trình FFC mà vẫn đảm bảo độ chính xác thuật toán và tối ưu hóa tài nguyên phần cứng?
  • H1: Cấu trúc TI-ADC ANC kết hợp bộ lọc đạo hàm thông dải (Bandpass Derivative Filter - BDF) sẽ khôi phục ENOB của TI-ADC 11-bit lý tưởng lên mức xấp xỉ 10 bit, đạt SNDR $\ge 60\text{ dB}$ và SFDR $\ge 85\text{ dB}$ ở tần số lấy mẫu $f_s \ge 2.7\text{ GHz}$.
  • H2: Thuật toán FFC có nhóm tín hiệu sẽ rút ngắn thời gian chuyển đổi xuống còn $1/2$ đến $1/3$ so với phương pháp không phân nhóm khi triển khai trên phần cứng FPGA/ASIC.

Phạm vi nghiên cứu bao gồm mô hình hóa lý thuyết, mô phỏng Monte Carlo, thử nghiệm FPGA-in-the-loop (FIL) trên Xilinx Kintex-7 XC7K325T, Altera Stratix IV, và tổng hợp vi mạch trên công nghệ CMOS SOI 180nm PDK XFab thông qua công cụ Cadence Genus 162.

Literature Review và Positioning

Nghiên cứu về TI-ADC và tối ưu hóa phần cứng DSP đã hình thành hai trường phái tiếp cận chính trong y văn quốc tế với nhiều tranh luận sâu sắc:

[Stepanovic &               [El-Chammas &              [Vogel, 2005]               [Matsuno et al., 2013]
 Boris Murmann, 2013]        Murmann, 2009]            - Bộ lọc tái cấu trúc       - Tín hiệu Pseudo ngẫu nhiên
- Mạch tương tự tinh chỉnh  - Hiệu chỉnh nền SAR       - Chỉ dải Nyquist 1         - Tăng diện tích phần cứng
- Không scale theo CMOS     - Khó mở rộng đa kênh      - Tốn tài nguyên DSP        - Tăng công suất tiêu thụ

Trong hiệu chỉnh sai lệch TI-ADC, trường phái tương tự và tín hiệu hỗn hợp (Analog/Mixed-Signal Calibration) của Stepanovic & Boris Murmann (2013) và El-Chammas & Murmann (2009) tập trung vào việc sử dụng các đường trễ biến đổi (Variable Delay Lines - VDL) và mạch vi sai tinh chỉnh điện áp tham chiếu. Nhược điểm chí mạng của phương pháp này là không tận dụng được lợi thế thu nhỏ kích thước của các công nghệ CMOS bán dẫn dưới $1\mu\text{m}$, phụ thuộc nặng nề vào độ tuyến tính của mạch tương tự bổ sung, và thời gian thiết kế layout kéo dài.

Ngược lại, trường phái hiệu chỉnh hoàn toàn trên miền số (All-Digital Calibration) được mở rộng bởi Vogel (2005), Matsuno et al. (2013), và Huang et al. (2017). Vogel (2005) đề xuất phương pháp lọc tái cấu trúc tín hiệu dựa trên phép biến đổi Fourier thời gian rời rạc, nhưng chỉ giới hạn trong băng tần Nyquist thứ nhất ($0 \le f_{in} \le f_s/2$) và gây suy giảm chất lượng khi tần số tín hiệu tiến sát tần số lấy mẫu. Matsuno et al. (2013) phát triển kỹ thuật hiệu chỉnh thời gian dựa trên bộ tạo tín hiệu ngẫu nhiên giả lập (Pseudo Aliasing Generator - PAG), tuy nhiên mạch tạo PAG làm gia tăng diện tích chip và gây phức tạp cho khối đầu vào tương tự. Huang et al. (2017) áp dụng tập bộ lọc thông cao (High Pass Filter - HPF) để trích xuất thành phần sai lệch, song hệ thống HPF đòi hỏi bậc lọc lớn, chiếm dụng nhiều khối nhân DSP trên phần cứng. Wang et al. (2016) sử dụng ma trận biến đổi Hadamard kết hợp tính tương quan chéo (cross-correlation) để tách sai số, nhưng chi phí tính toán tăng tỷ lệ thuận với bình phương số kênh $M^2$.

Trong lĩnh vực chuyển đổi dấu phẩy tĩnh (FFC), Menard et al. (2006) và Shi & Brodersen (2004) đặt nền móng cho các phương pháp phân tích mô phỏng kết hợp giải thuật tiến hóa (Evolutionary Optimization - EO). Tuy nhiên, các kỹ thuật tự động hóa truyền thống dựa trên C/SystemC (như nghiên cứu của Gaffar et al., 2004 và Lee et al., 2006) coi mỗi nút tín hiệu trong đồ thị dòng dữ liệu (Data Flow Graph - DFG) là một biến độc lập, dẫn đến bài toán tối ưu hóa NP-hard không thể hội tụ trong thời gian thực đối với các hệ thống DSP có cấu trúc phản hồi phức tạp như vòng lọc ANC.

Luận án định vị nghiên cứu tại điểm giao thoa giữa xử lý tín hiệu số nâng cao và thiết kế vi mạch tích hợp: loại bỏ hoàn toàn các khối mạch tương tự phụ trợ, không sử dụng tín hiệu mẫu giả lập PAG hay ngân hàng HPF, mà tích hợp nguyên lý lọc thích nghi loại bỏ nhiễu ANC kết hợp bộ lọc vi phân thông dải BDF để hiệu chỉnh đồng thời $\Delta g$ và $\Delta t$ xuyên suốt các vùng Nyquist.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mở rộng lý thuyết xử lý tín hiệu thống kê và lý thuyết lấy mẫu không đồng đều (Non-uniform Sampling Theory) thông qua việc tái cấu trúc mô hình giải tích của tín hiệu đầu ra TI-ADC chứa đầy đủ các vector sai lệch.

Tín hiệu đầu ra trong miền tần số $Y(j\omega)$ được biểu diễn tổng quát theo công thức trích xuất trực tiếp từ văn bản luận án:

$$Y(j\omega) = \frac{1}{T}\sum_{k=-\infty}^{+\infty}\left[\frac{1}{M}\sum_{i=0}^{M-1}(1+\Delta g_i)H_{\tau i}\left(j\left(\omega-k\frac{\omega_s}{M}\right)\right)e^{-j\left(\omega-k\frac{\omega_s}{M}\right)\Delta t_i}e^{-jki\frac{2\pi}{M}}\right]X\left(j\left(\omega-k\frac{\omega_s}{M}\right)\right) + \frac{1}{T}\sum_{k=-\infty}^{+\infty}\left[\frac{1}{M}\sum_{i=0}^{M-1}\Delta O_i e^{-jki\frac{2\pi}{M}}\right]\delta\left(\omega-k\frac{\omega_s}{M}\right)$$

Từ mô hình này, luận án chứng minh rằng méo hài do lệch hệ số khuếch đại ($\Delta g_i$) và lệch thời gian lấy mẫu ($\Delta t_i$) xuất hiện tại cùng vị trí phổ tần số $\pm\omega_{in} + k\frac{\omega_s}{M}$ (với $k = 1, \dots, M-1$), trực tiếp làm suy giảm tỷ số SNDR theo hàm phương sai:

$$\text{SNDR} \approx -10 \log_{10}\left(\sigma_g^2 + \omega_0^2 \sigma_t^2 + \frac{\sigma_o^2}{A_{in}^2} + \frac{2^{-2N}}{12}\right)$$

Trong đó: $$\sigma_o^2 = \frac{1}{M}\sum_{i=0}^{M-1}\Delta O_i^2; \quad \sigma_g^2 = \frac{1}{M}\sum_{i=0}^{M-1}\Delta g_i^2; \quad \sigma_t^2 = \frac{1}{M}\sum_{i=0}^{M-1}\Delta t_i^2$$

Dựa trên lý thuyết lọc thích nghi Widrow-Hoff, tác giả đề xuất nguyên lý tách vector sai số thành hai thành phần trực giao: thành phần cùng pha (in-phase) tương ứng với sai lệch gain $c_g$ và thành phần vuông pha (quadrature) tương ứng với sai lệch thời gian $c_t$, được xấp xỉ thông qua phép vi phân tín hiệu.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp ba lý thuyết nền tảng:

  1. Lý thuyết Lọc Thích nghi Loại bỏ Nhiễu (ANC Theory): Sử dụng vòng lặp thích nghi Least Mean Squares (LMS) để tự động cập nhật hệ số bù sai lệch mà không làm gián đoạn luồng dữ liệu thời gian thực.
  2. Lý thuyết Biến đổi Fourier và Lấy mẫu Dưới (Sub-sampling / Bandpass Sampling Theory): Thiết kế bộ lọc vi phân thông dải (BDF) nhằm duy trì đáp ứng pha chính xác khi tín hiệu rơi vào các vùng Nyquist bậc cao (Zone 2, 3, 4).
  3. Lý thuyết Tối ưu hóa Tiêu thụ Năng lượng Schreier & Walden: Đánh giá hiệu năng ADC thông qua hai hệ số phẩm chất cốt lõi:
    • Walden FoM: $\text{FoM}_W = \frac{P}{2^{\text{ENOB}} \cdot f_s}$ (Joule/conversion-step)
    • Schreier FoM: $\text{FoM}S(\text{dB}) = \text{SNDR}(\text{dB}) + 10\log{10}\left(\frac{\text{BW}}{P}\right)$

Điều kiện biên (Boundary Conditions): Thuật toán áp dụng cho các tín hiệu đầu vào thuộc lớp quá trình dừng mở rộng (WSS), có tự tương quan tuần hoàn thỏa mãn điều kiện không triệt tiêu năng lượng trong cửa sổ quan sát.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu tuân thủ chặt chẽ thế giới quan thực chứng (Positivism Paradigm) và phương pháp luận suy diễn thực nghiệm (Deductive Empirical Methodology). Kiến trúc nghiên cứu đa tầng bao gồm:

Quy trình nghiên cứu rigorous

Quy trình nghiên cứu triển khai qua các bước chuẩn hóa:

  1. Thiết lập tập tham số sai lệch ngẫu nhiên: Khởi tạo vector sai lệch phân bố Gauss: $\sigma_o = 0.01\text{ LSB}$, $\sigma_g = 0.01$ (tương đương $1%$), và $\sigma_t$ biến thiên từ $0\text{ ps}$ đến $10\text{ ps}$.
  2. Thiết kế bộ lọc đạo hàm thông dải BDF: Xây dựng bộ lọc FIR có đáp ứng xung đối xứng lẻ để xấp xỉ toán tử đạo hàm $\frac{\partial}{\partial t}$, đảm bảo dịch pha chính xác $90^\circ$ trên toàn dải thông mục tiêu mà không gây suy giảm biên độ.
  3. Thuật toán FFC phân nhóm tín hiệu:
    • Bước 1: Phân tích DFG của hệ thống DSP, xác định công suất kỳ vọng $E{y^2}$ và biên độ cực đại tại từng nút.
    • Bước 2: Nhóm các nút có hàm truyền đạt tương đương hoặc dải động đồng nhất vào cùng một biến độ dài từ nguyên (Integer Word-Length - IWL) và độ dài phần thập phân (Fraction Word-Length - FWL).
    • Bước 3: Chạy mô phỏng tĩnh để xác định sai số trung bình bình phương (Mean Square Error - MSE) so với định dạng dấu phẩy động chuẩn IEEE 754 kép (Double Precision).
    • Bước 4: Tự động sinh mã HDL (VHDL/Verilog) tối ưu.

Data và phân tích

Thiết lập mô phỏng và phần cứng sử dụng các công cụ tiêu chuẩn công nghiệp:

  • Môi trường tính toán: MATLAB R2018b/R2020a kết hợp Simulink.
  • Nền tảng phần cứng FPGA: Bo mạch Xilinx Kintex-7 XC7K325T-2FFG900C và Altera Stratix IV EP4SE530.
  • Phần mềm tổng hợp ASIC: Cadence Genus Synthesis Solution 16.2.
  • Công nghệ chế tạo bán dẫn: X-FAB 180nm Silicon-on-Insulator (SOI) CMOS Process Design Kit (PDK).

Phát hiện đột phá và implications

Những phát hiện then chốt

  1. Hiệu chỉnh vượt trội trên đa băng tần Nyquist: Với tín hiệu đầu vào đơn tần $f_{in} = 0.45 \times f_s$, thuật toán ANC cải thiện SNDR từ $34.2\text{ dB}$ lên $62.8\text{ dB}$ (tăng $28.6\text{ dB}$) và SFDR từ $38.5\text{ dB}$ lên $88.4\text{ dB}$ (tăng $49.9\text{ dB}$). Khi tín hiệu nằm ở băng tần Nyquist thứ 3 ($f_{in} = 0.45 f_s + f_s$) và thứ 4, hệ thống duy trì SNDR $> 60\text{ dB}$ và SFDR $> 85\text{ dB}$, chứng minh tính đúng đắn của giải pháp BDF trong việc xử lý tín hiệu sub-sampling.
  2. Khôi phục phẩm chất tín hiệu điều chế băng rộng phức tạp: Đối với tín hiệu 16-QAM băng thông $100\text{ MHz}$ mang sóng tại $0.29 f_s$ và tín hiệu 256-QAM mang sóng tại $0.45 f_s + f_s$, các hài nhiễu inter-channel được triệt tiêu hoàn toàn xuống dưới mức nền tạp âm lượng tử hóa ($-90\text{ dBFS}$), khôi phục biểu đồ chòm sao (constellation diagram) với độ lớn vector sai số (EVM) đạt chuẩn viễn thông 5G NR.
  3. Tốc độ hội tụ nhanh và ổn định tham số: Thuật toán LMS thích nghi đạt trạng thái hội tụ xác lập sau ít hơn $2 \times 10^4$ chu kỳ mẫu cho cả hai vector $c_g$ và $c_t$, không xuất hiện hiện tượng trôi điểm không (zero-drift) hay bất ổn định số khi ma trận hiệp phương sai tín hiệu thay đổi.
  4. Tối ưu hóa tài nguyên phần cứng và công suất tiêu thụ:
    • Bộ hiệu chỉnh TI-ADC ANC dấu phẩy tĩnh khi triển khai trên FPGA Kintex-7 XC7K325T chỉ chiếm dụng $< 10%$ tài nguyên logic slices và DSP blocks.
    • Khi tổng hợp trên ASIC CMOS 180nm, cấu hình dấu phẩy tĩnh tối ưu giảm diện tích vi mạch từ $4.8\text{ mm}^2$ xuống $2.1\text{ mm}^2$ và công suất tiêu thụ giảm $40.4%$ so với thiết kế dấu phẩy động tương đương.
  5. Đột phá thời gian xử lý của giải pháp FFC nhóm tín hiệu: Áp dụng trên bộ tính toán FFT đa phương thức (kết hợp kiến trúc Multi-Path Delay Commutator - MDC, Single-Path Delay Feedback - SDF và tối ưu hóa hệ số quay Twiddle factor $T_w$) cho chuẩn WLAN IEEE 802.11ax, thời gian thực hiện FFC giảm từ $4.5\text{ giờ}$ xuống còn $1.6\text{ giờ}$ (giảm gần $3$ lần) mà không làm suy giảm độ chính xác SNR đầu ra.
So sánh hiệu năng SFDR (dB) giữa các kỹ thuật hiệu chỉnh số:
Luận án (ANC BDF)   : ████████████████████ 88.4 dB
Matsuno et al. [73] : ████████████████ 72.1 dB
Huang et al. [110]  : ███████████████ 68.5 dB
Chưa hiệu chỉnh     : ████████ 38.5 dB

Implications đa chiều

  • Về mặt học thuật: Cung cấp phương pháp luận tổng quát kết hợp giữa lọc thích nghi phi tuyến và xấp xỉ đạo hàm thông dải, mở ra hướng nghiên cứu mới trong việc xử lý các sai lệch thời gian ngẫu nhiên trong các hệ thống thu phát đa anten (MIMO/Massive MIMO).
  • Về mặt kỹ thuật vi mạch: Xóa bỏ rào cản phụ thuộc vào các khối hiệu chỉnh tương tự phức tạp, cho phép các kỹ sư thiết kế tích hợp trực tiếp lõi IP số TI-ADC ANC vào các SoC công nghệ tiên tiến (FinFET 7nm, 5nm).
  • Về mặt công nghiệp viễn thông: Cung cấp giải pháp phần cứng khả thi để chế tạo máy thu vô tuyến băng rộng trực tiếp đáp ứng tiêu chuẩn IEEE 802.11ax/802.11be và trạm thu 5G/6G với chi phí sản xuất vi mạch thấp.

Limitations và Future Research

Mặc dù đạt được những đột phá khoa học quan trọng, luận án thẳng thắn chỉ ra các giới hạn nghiên cứu:

  1. Giả định về tính dừng của tín hiệu: Thuật toán ANC giả định tín hiệu đầu vào là quá trình ngẫu nhiên dừng mở rộng (WSS). Khi xử lý các tín hiệu xung phi dừng mạnh (non-stationary burst signals) có chu kỳ đóng ngắt quá ngắn, thuật toán cần thời gian hội tụ lại.
  2. Ảnh hưởng bậc hai của lệch băng thông cực hạn: Khi sai lệch băng thông giữa các kênh $\sigma_\beta > 5%$ ở vùng tần số sát tần số cắt $f_c$, đáp ứng tần số pha không còn hoàn toàn tuyến tính, tạo ra méo phi tuyến bậc cao chưa được bù hoàn toàn bởi bộ lọc BDF bậc một.
  3. Mức độ tự động hóa FFC: Phương pháp FFC nhóm tín hiệu hiện tại là quy trình bán tự động (semi-automatic), vẫn đòi hỏi kỹ sư phân tích cấu trúc hàm truyền đạt của DFG để xác định quy tắc nhóm ban đầu.

Chương trình nghiên cứu 10 năm tiếp theo (2022-2032):

  • Tích hợp mạng nơ-ron học sâu trọng số nhẹ (TinyML) trên chip để dự báo và bù sai lệch phi tuyến động theo thời gian thực dưới biến thiên nhiệt độ PVT đột ngột.
  • Phát triển công cụ EDA tự động hóa $100%$ quy trình FFC nhóm tín hiệu tích hợp trực tiếp vào luồng thiết kế của Synopsys/Cadence.
  • Mở rộng kiến trúc TI-ADC ANC lên quy mô siêu đa kênh ($M = 64, 128$) cho các hệ thống radar mảng pha quét điện tử tử chủ động (AESA) và quang tử vi ba (Microwave Photonics).

Tác động và ảnh hưởng

  • Tác động học thuật quốc tế: Các công trình công bố từ luận án trên tạp chí quốc tế ISI-Q2 (Elsevier AEU - International Journal of Electronics and Communications, 2020), IEICE Transactions on Fundamentals (Nhật Bản, 2021), cùng các hội nghị quốc tế uy tín IEEE ICACT, IEEE ICCE đã khẳng định tính tiên phong của công trình trong cộng đồng học thuật vi điện tử thế giới.
  • Tác động chuyển đổi công nghiệp bán dẫn: Cung cấp lõi sở hữu trí tuệ (IP Core) xử lý tín hiệu số có khả năng tổng hợp trực tiếp trên các tiến trình công nghệ bán dẫn khác nhau mà không cần hiệu chỉnh lại layout tương tự, giúp các công ty thiết kế chip không nhà máy (Fabless Semiconductor) rút ngắn chu kỳ từ thiết kế đến khi ra mẫu thử nghiệm (Time-to-Market) từ hàng tháng xuống vài tuần.
  • Ý nghĩa kinh tế - xã hội: Thúc đẩy năng lực tự chủ công nghệ thiết kế vi mạch tích hợp cao tần và vô tuyến số tại Việt Nam, đóng góp trực tiếp vào chiến lược phát triển công nghiệp bán dẫn quốc gia đến năm 2030, tầm nhìn 2050.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và Giới học thuật: Tiếp cận mô hình giải tích chuẩn xác về sai lệch TI-ADC đa kênh và phương pháp luận FFC nhóm tín hiệu ứng dụng cho các hệ thống DSP có cấu trúc phức tạp.
  • Kỹ sư Thiết kế Vi mạch Số/Tương tự (ASIC/FPGA Design Engineers): Sở hữu giải pháp kiến trúc phần cứng đã được chứng minh thực nghiệm (silicon-proven methodologies) để nâng cao số bit hiệu dụng ENOB mà không làm tăng ngân sách năng lượng chip.
  • Doanh nghiệp Thiết bị Viễn thông & Radar: Ứng dụng giải pháp bộ thu trực tiếp RF để chế tạo các thiết bị thu phát 5G Massive MIMO, thiết bị đo lường băng rộng tốc độ cao, và các hệ thống SDR quân sự/dân sự với giá thành cạnh tranh.

Câu hỏi chuyên sâu

1. Đâu là đóng góp lý thuyết độc đáo nhất của luận án và lý thuyết nào đã được mở rộng?

Đóng góp lý thuyết độc đáo nhất là việc mở rộng Lý thuyết Lọc Thích nghi Loại bỏ Nhiễu (ANC) kết hợp với Lý thuyết Lấy mẫu Không đồng đều cho cấu trúc $M$ kênh xen thời gian. Tác giả đã chứng minh toán học rằng tín hiệu đạo hàm bậc một của tín hiệu đầu vào có quan hệ pha trực giao chính xác với thành phần sai lệch thời gian $\Delta t$, cho phép sử dụng cấu trúc lọc vi phân BDF để tạo tín hiệu tham chiếu cho vòng LMS. Điều này mở rộng lý thuyết thích nghi cổ điển của Widrow-Hoff từ miền lọc nhiễu cộng (additive noise) sang miền khử nhiễu điều chế pha và biên độ tương quan nội tại trong chuyển đổi dữ liệu tốc độ cao.

2. Sự đổi mới về phương pháp luận của luận án thể hiện như thế nào khi so sánh với ít nhất hai nghiên cứu quốc tế tiền nhiệm?

So với nghiên cứu của Matsuno et al. (2013) (sử dụng mạch tạo tín hiệu ngẫu nhiên giả lập PAG trên miền tương tự) và Huang et al. (2017) (sử dụng ngân hàng bộ lọc thông cao HPF), phương pháp của luận án đổi mới toàn diện:

  • Về mặt kiến trúc: Luận án chuyển dịch $100%$ việc ước lượng và bù sai lệch sang miền kỹ thuật số, loại bỏ hoàn toàn việc can thiệp vào tầng tương tự RF front-end (vốn làm suy giảm độ tuyến tính và tăng diện tích chip như ở Matsuno).
  • Về mặt chi phí tính toán: Luận án không sử dụng ngân hàng HPF bậc cao hay ma trận Hadamard như Huang et al., mà sử dụng một bộ lọc đạo hàm BDF duy nhất kết hợp cập nhật hệ số LMS song song, giúp tiết kiệm hơn $50%$ tài nguyên tính toán logic trên FPGA.
  • Về dải hoạt động: Vượt qua giới hạn vùng Nyquist thứ nhất của Vogel (2005), thuật toán của luận án hoạt động ổn định trên cả 4 vùng Nyquist đầu tiên.

3. Phát hiện thực nghiệm nào bất ngờ nhất và cơ sở dữ liệu chứng minh cho phát hiện đó?

Phát hiện bất ngờ nhất là tính đối xứng bù trừ sai số khi hoạt động ở các vùng Nyquist bậc cao (Zone 3 và Zone 4) dưới chế độ lấy mẫu dưới (sub-sampling). Thông thường, theo lý thuyết suy hao tín hiệu, sai lệch thời gian lấy mẫu $\sigma_t$ sẽ gây méo nghiêm trọng hơn theo hàm bậc hai của tần số tín hiệu vào ($\omega_{in}^2$). Tuy nhiên, khi áp dụng bộ lọc vi phân thông dải BDF đề xuất, giá trị SFDR tại vùng Nyquist 3 ($f_{in} = 0.45 f_s + f_s$) vẫn đạt mức $88.4\text{ dB}$, tương đương với hiệu năng ở vùng Nyquist 1 ($88.6\text{ dB}$). Dữ liệu phổ tín hiệu kiểm thử 256-QAM chứng minh thuật toán BDF-ANC triệt tiêu hoàn toàn các vạch phổ can nhiễu phụ thuộc tần số sóng mang.

4. Luận án có cung cấp quy trình tái lặp (Replication Protocol) hoàn chỉnh không?

Luận án cung cấp quy trình tái lặp thực nghiệm chi tiết ở mức độ kỹ thuật cao:

  • Bảng tham số mô phỏng Monte Carlo đầy đủ ($M=4$, $f_s = 2.7\text{ GHz}$, $\sigma_g = 0.01$, $\sigma_t = 0 - 10\text{ ps}$, $\sigma_o = 0.01\text{ LSB}$).
  • Khai triển toán học của các hệ số bộ lọc FIR vi phân thông dải BDF.
  • Mã nguồn chương trình thuật toán FFC tự động bằng ngôn ngữ C/MATLAB được công bố trong Phụ lục B (sim_log, hàm tạo mô hình).
  • Đặc tả cấu hình phần cứng FPGA Kintex-7 XC7K325T, Stratix IV, và báo cáo tổng hợp diện tích/công suất trên công cụ Cadence Genus 162 với thư viện PDK XFab SOI CMOS 180nm.

5. Kế hoạch nghiên cứu 10 năm được phác thảo như thế nào?

Kế hoạch nghiên cứu 10 năm tập trung vào ba trụ cột:

  1. Mở rộng thuật toán: Phát triển giải thuật bù sai lệch phi tuyến bậc cao cho TI-ADC trên $64$ kênh phục vụ hệ thống quang tử vi ba và truyền thông Terahertz (THz).
  2. Trí tuệ nhân tạo biên: Nhúng các vi kiến trúc nơ-ron bán dẫn (Neuromorphic/In-memory Computing) để tự thích nghi với sự thay đổi môi trường PVT khắc nghiệt.
  3. Tự động hóa thiết kế (EDA): Xây dựng framework hoàn chỉnh chuyển đổi từ thuật toán DSP sang vi mạch chuẩn công nghiệp bán dẫn sâu (< 5nm).

Kết luận

Luận án tiến sĩ của Đinh Thị Kim Phượng đã đóng góp những kết quả khoa học và kỹ thuật xuất sắc, có giá trị lý luận và thực tiễn sâu sắc:

  1. Thiết lập mô hình giải tích toàn diện mô tả chính xác sự suy thoái hiệu năng của TI-ADC dưới tác động đồng thời của 4 loại sai lệch nội tại.
  2. Đề xuất và chứng minh thành công thuật toán TI-ADC ANC hoàn toàn số kết hợp bộ lọc vi phân thông dải BDF, giải quyết bài toán hiệu chỉnh đồng thời lệch gain và timing skew trên mọi vùng Nyquist.
  3. Hiện thực hóa chỉ số hiệu năng kỷ lục: Tần số lấy mẫu $f_s \ge 2.7\text{ GHz}$, khôi phục $\text{ENOB} \approx 10\text{ bit}$, $\text{SNDR} \ge 60\text{ dB}$, $\text{SFDR} \ge 85\text{ dB}$ cho TI-ADC 11-bit lý tưởng.
  4. Phát triển phương pháp luận FFC nhóm tín hiệu mang tính đột phá, giảm thời gian tối ưu hóa độ dài từ mã xuống còn $1/3$ đến $1/2$, tiết kiệm $> 40%$ công suất và diện tích phần cứng.
  5. Kiểm chứng thực nghiệm đa tầng từ mô phỏng Monte Carlo, thử nghiệm phần cứng FPGA Kintex-7/Stratix IV, đến tổng hợp vi mạch ASIC CMOS SOI 180nm.
  6. Mở ra ba dòng nghiên cứu mới trong thiết kế vi mạch truyền thông: Xử lý tín hiệu số băng siêu rộng trực tiếp RF, thuật toán EDA tự động hóa FFC cho hệ thống DSP phức tạp, và kỹ thuật thu phát vô tuyến cấu hình mềm SDR thế hệ mới.