Tổng quan về luận án

Hệ truyền động điện trung áp (Medium Voltage - MV) công suất cao giữ vai trò then chốt trong nền công nghiệp hiện đại, chiếm tới 85% tổng công suất các phụ tải trọng yếu như máy nén khí, hệ thống máy bơm, quạt gió công nghiệp và băng tải khai khoáng. Tuy nhiên, các hệ truyền động MV luôn đối mặt với những thách thức kỹ thuật khắt khe: tốc độ biến thiên điện áp cực lớn ($dv/dt$) gây ứng suất điện trường phá hủy lớp cách điện cuộn dây, tổn hao đóng cắt lớn trên các phần tử bán dẫn công suất IGBT, và đặc biệt là sự xuất hiện của điện áp đồng pha (Common-Mode Voltage - CMV) sinh ra dòng điện rò phá hủy ổ bi động cơ và gây nhiễu điện từ (EMI) nghiêm trọng. Để giải quyết triệt để các rào cản này, cấu trúc nghịch lưu đa mức cầu H nối tầng (Cascaded H-Bridge Multilevel Inverter - CHB-MLI) đã trở thành giải pháp tiêu chuẩn nhờ cấu trúc module hóa linh hoạt, khả năng nâng cao mức điện áp mà không cần mắc nối tiếp trực tiếp các van bán dẫn, đồng thời tạo ra điện áp đầu ra có chất lượng sóng hài (Total Harmonic Distortion - THD) vượt trội.

Trong các chiến lược điều khiển nghịch lưu đa mức, điều khiển dự báo dựa trên mô hình với tập hữu hạn các giá trị đầu vào (Finite Control Set Model Predictive Control - FCS-MPC), hay còn gọi là MPC trực tiếp, nổi lên như một bước đột phá công nghệ. Bằng việc khai thác trực tiếp bản chất rời rạc của các trạng thái đóng cắt van và loại bỏ hoàn toàn khâu điều chế trung gian (PWM/SVM), FCS-MPC mang lại đáp ứng động học tức thời và cho phép tích hợp đa mục tiêu điều khiển phi tuyến cùng các ràng buộc vật lý vào một hàm mục tiêu duy nhất. Dẫu vậy, FCS-MPC kinh điển tồn tại hai "nút thắt cổ chai" lớn trong lý thuyết và thực nghiệm:

  • Khoảng trống nghiên cứu 1 (Research Gap 1 - Sai lệch tĩnh): Do phụ thuộc tuyệt đối vào độ chính xác của mô hình toán học dự báo, khi hệ thống hoạt động ở tần số trích mẫu thấp hoặc khi có sự không khớp tham số (parameter mismatch) giữa mô hình và động cơ thực tế ($R_s, R_r, L_s, L_r$), FCS-MPC đơn bước ($N=1$) xuất hiện sai lệch trạng thái tĩnh (steady-state error) lớn trên dòng điện stator, làm suy giảm hiệu suất truyền động.
  • Khoảng trống nghiên cứu 2 (Research Gap 2 - Bùng nổ tính toán): Mặc dù điều khiển dự báo nhiều bước (Multistep MPC với $N \ge 2$) đã được chứng minh giúp cải thiện vượt bậc chất lượng trạng thái xác lập và giảm méo sóng hài, song số lượng trạng thái cần kiểm tra tăng theo cấp số nhân $m^{3N}$ (với $m$ là số mức điện áp, $N$ là số bước dự báo). Đối với nghịch lưu 11 mức ($m=11, N=2$), thuật toán tìm kiếm toàn diện (Exhaustive Search Algorithm - ESA) phải đánh giá tới $11^{6} = 1.771.561$ tổ hợp chuyển mạch trong một chu kỳ trích mẫu chỉ vài chục microgiây ($\mu s$), vượt quá khả năng xử lý thời gian thực của mọi vi xử lý DSP/FPGA thương mại.

Để giải quyết trọn vẹn các thách thức trên, các câu hỏi nghiên cứu và giả thuyết khoa học được xác lập:

  • Câu hỏi nghiên cứu 1 (Q1): Làm thế nào để triệt tiêu hoàn toàn sai lệch tĩnh trong FCS-MPC đơn bước mà không làm suy giảm đáp ứng động học và không làm tăng độ phức tạp thuật toán?
    • Giả thuyết khoa học 1 (H1): Việc tích hợp một khâu tích phân số tạo tín hiệu bù điện áp dịch $u_{offset}$ trực tiếp vào mô hình không gian trạng thái rời rạc sẽ bù trừ chính xác sai lệch mô hình và triệt tiêu sai số xác lập của dòng điện trên hệ tọa độ quay $dq$.
  • Câu hỏi nghiên cứu 2 (Q2): Cấu trúc thuật toán nào có thể giảm thiểu độ phức tạp tính toán của Multistep FCS-MPC cho nghịch lưu 11 mức CHB để triển khai thành công trên phần cứng thời gian thực?
    • Giả thuyết khoa học 2 (H2): Thuật toán giải mã mặt cầu cải tiến K-best (K-best Sphere Decoding Algorithm - K-best SDA) kết hợp cấu trúc sắp xếp song song Bitonic Sort trên FPGA sẽ giới hạn số nút tìm kiếm ở mức hằng số $K$, giảm hơn 99% khối lượng tính toán mà vẫn bảo toàn tính tối ưu toàn cục.
  • Câu hỏi nghiên cứu 3 (Q3): Có thể xấp xỉ hoàn toàn bộ điều khiển Multistep MPC bằng trí tuệ nhân tạo để loại bỏ gánh nặng tính toán online hay không?
    • Giả thuyết khoa học 3 (H3): Mạng nơ-ron nhân tạo truyền thẳng (Feedforward Artificial Neural Network - ANN) được huấn luyện tối ưu có khả năng tái tạo chính xác quy luật đóng cắt của Multistep MPC với thời gian thực thi ở cấp độ microgiây.

Nghiên cứu được định hình trên khung lý thuyết điều khiển tựa từ thông rotor (Field Oriented Control - FOC), lý thuyết điều khiển khoảng dự báo dịch trên miền thời gian (Receding Horizon Control - RHC), và lý thuyết tối ưu hóa tổ hợp hình cầu. Đóng góp đột phá của công trình nằm ở việc giải quyết triệt để sai lệch tĩnh dòng điện, hiện thực hóa thuật toán K-best SDA và cấu trúc mạng ANN-MPC trên phần cứng vi điều khiển FPGA Xilinx ZYBO Z7-20, kiểm chứng thành công trên mô hình thực nghiệm nghịch lưu CHB đa mức nối tải động cơ không đồng bộ (Induction Motor - IM) và tải ba pha $R-L$.

Literature Review và Positioning

Lịch sử phát triển của các bộ nghịch lưu đa mức (Multilevel Inverter - MLI) trong hơn ba thập kỷ qua ghi nhận ba cấu trúc kinh điển: nghịch lưu diode kẹp điểm trung tính (Neutral Point Clamped - NPC) do Nabae, Takahashi và Akagi đề xuất năm 1981; nghịch lưu tụ bay (Flying Capacitor - FC) phát triển bởi Meynard và Foch năm 1992; và các cấu trúc nối tầng gồm nghịch lưu module hóa (Modular Multilevel Converter - MMC) và nghịch lưu cầu H nối tầng (CHB) do Rodriguez và các cộng sự hệ thống hóa từ thập niên 2000. Trong khi NPC bị giới hạn số mức do số lượng diode kẹp tăng vọt và mất cân bằng điện áp điểm trung tính, FC đòi hỏi số lượng tụ điện lớn làm giảm độ tin cậy, và MMC yêu cầu mạch điều khiển cân bằng điện áp tụ submodule cực kỳ phức tạp ở dải tốc độ thấp, cấu trúc CHB khẳng định ưu thế tuyệt đối cho truyền động trung áp nhờ tính module hóa cao, số lượng linh kiện tối thiểu cho cùng số mức điện áp, và khả năng cách ly hoàn toàn giữa các nguồn DC độc lập từ biến áp chỉnh lưu nhiều xung. Cấu trúc CHB đã được thương mại hóa thành công trong các dòng biến tần trung áp hàng đầu thế giới như Robicon Perfect Harmony của Siemens, Megavert của Emerson, và MVD Series của Delta Electronics.

Về phương diện điều khiển, y văn quốc tế tồn tại hai trường phái đối nghịch sâu sắc:

  • Trường phái điều khiển tuyến tính cổ điển: Sử dụng bộ điều khiển vi tích phân tỉ lệ (PI) hoặc điều khiển cộng hưởng tỉ lệ (PR) kết hợp với các kỹ thuật điều chế độ rộng xung đa sóng mang (Carrier-based PWM) hoặc điều chế vector không gian (Space Vector Modulation - SVM) (Holmes & Lipo, 2003; Teodorescu et al., 2006). Ưu điểm của trường phái này là tần số đóng cắt cố định và lý thuyết ổn định tuyến tính chặt chẽ. Tuy nhiên, nhược điểm chí mạng là đáp ứng động học quá độ chậm, cấu trúc mạch vòng nối tầng phức tạp, và hoàn toàn bất lực trong việc trực tiếp xử lý đồng thời các ràng buộc phi tuyến như giảm điện áp CMV, hạn chế tần số chuyển mạch van, và tối ưu hóa phân bố tổn thất trên từng cell bán dẫn.
  • Trường phái điều khiển dự báo phi tuyến (MPC): Được khởi xướng mạnh mẽ bởi Rodriguez, Kennel, Kouro, Cortes (2008, 2012) và Linder et al. (2010). FCS-MPC tận dụng trạng thái chuyển mạch rời rạc của bộ biến đổi để giải bài toán tối ưu hóa thời gian thực mà không cần bộ điều chế. Mặc dù đạt đáp ứng động học miligiây, FCS-MPC đơn bước vấp phải sự chỉ trích từ các nhà nghiên cứu tuyến tính vì tồn tại sai lệch tĩnh khi mô hình hóa sai lệch (Vargas et al., 2013) và độ đập mạch dòng điện cao hơn so với PWM tối ưu.

Để khắc phục nhược điểm của MPC đơn bước, Geyer et al. (2009, 2014) và Stolze et al. (2012) đã tiên phong nghiên cứu Multistep MPC với khoảng dự báo dài ($N \ge 2$), chứng minh sự vượt trội về chất lượng trạng thái xác lập tương đương với các mẫu xung tối ưu (Optimized Pulse Patterns - OPP). Tuy nhiên, các công trình quốc tế của Geyer hầu như chỉ áp dụng thuật toán giải mã mặt cầu SDA tuần tự theo chiều sâu cho nghịch lưu 3 mức NPC cấp nguồn cho động cơ IM. Đối với nghịch lưu CHB số mức cao (như 11 mức), việc tìm kiếm theo chiều sâu của SDA truyền thống vẫn gây trễ tính toán ngẫu nhiên (non-deterministic execution time), không thể đáp ứng chu kỳ lấy mẫu cố định trên FPGA.

Công trình này định vị chính xác vào khoảng trống học thuật nói trên: mở rộng không gian dự báo cho nghịch lưu 11 mức CHB (1331 trạng thái mức, 331 vector điện áp không gian), đề xuất thuật toán K-best SDA với cấu trúc tìm kiếm song song theo chiều ngang và mạng sắp xếp Bitonic Sort trên FPGA, đồng thời thiết lập mô hình bù tích phân $u_{offset}$ và mạng nơ-ron ANN-MPC nhằm giải phóng hoàn toàn gánh nặng tính toán online.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án đã mở rộng và hoàn thiện lý thuyết điều khiển dự báo mô hình trên tập hữu hạn thông qua các mệnh đề và mô hình toán học giải tích:

  1. Mở rộng lý thuyết điều khiển khoảng dự báo dịch (RHC) tích hợp khâu bù sai lệch mô hình giải tích: Thiết lập cơ chế bù điện áp dịch $u_{offset}$ trong không gian trạng thái rời rạc. Xuất phát từ mô hình toán học chuẩn của hệ thống: $$x(k+1) = A_p x(k) + B_p u(k)$$ và mô hình dự báo không chính xác do sai lệch tham số: $$\hat{x}(k+1) = \hat{A}p x(k) + \hat{B}p u(k)$$ Luận án đã chứng minh toán học rằng sai lệch dự báo $e_p(k+1) = x(k+1) - \hat{x}(k+1)$ sẽ hội tụ về 0 khi tín hiệu điều khiển áp đặt vào mô hình không chính xác được phân rã thành hai thành phần trực giao: $$u^*(k) = u{offset_ref}(k) + u{optn}(k)$$ với thành phần bù giải tích xác định qua toán tử nghịch đảo giả ma trận: $$u_{offset_ref}(k) = [B_p^T B_p]^{-1} B_p^T (A_p - \hat{A}p) x{ref}(k)$$ Điều này chứng minh rằng một khâu tích phân số bậc một tác động lên sai lệch dòng điện stator $e_{idq}(k) = i_{dq}^*(k) - i_{dq}(k)$ có khả năng tự động sinh ra $u_{offset}$ để triệt tiêu hoàn toàn sai lệch tĩnh mà không cần bổ sung các bộ quan sát trạng thái phức tạp.
  2. Mô hình hóa không gian trạng thái rời rạc tổng quát của hệ truyền động CHB-MLI và động cơ IM: Xây dựng hệ phương trình trạng thái mô tả quá trình điện từ của động cơ IM trên hệ tọa độ quay $dq$ tựa theo từ thông rotor theo phép rời rạc hóa Forward-Euler với chu kỳ trích mẫu $T_s$: $$x[k+1] = A x[k] + B u[k]$$ trong đó vector trạng thái $x = [i_{sd}, i_{sq}, \psi'{rd}, \psi'{rq}]^T$, vector điều khiển $u = [S_A, S_B, S_C]^T$, kết hợp ma trận biến đổi điện áp từ $abc$ sang $dq$ phụ thuộc góc vị trí từ thông $\theta_s$: $$\begin{bmatrix} v_d \ v_q \end{bmatrix} = \frac{2V_{dc}}{3} \begin{bmatrix} \cos\theta_s & \cos(\theta_s - \frac{2\pi}{3}) & \cos(\theta_s + \frac{2\pi}{3}) \ -\sin\theta_s & -\sin(\theta_s - \frac{2\pi}{3}) & -\sin(\theta_s + \frac{2\pi}{3}) \end{bmatrix} \begin{bmatrix} S_A \ S_B \ S_C \end{bmatrix}$$
  3. Thiết lập hàm mục tiêu đa tiêu chí chuẩn hóa bậc hai (Multi-objective Cost Function): $$J(k) = |i_{dq}^*(k+1) - i_{dq}(k+1)|^2 + \lambda_{CMV} |v_{ZN}(k+1)|^2 + \lambda_{dc} \sum_{x \in {A,B,C}} |\Delta S_x(k)|^2$$ cho phép điều tối ưu đồng thời ba chỉ tiêu kỹ thuật xung đột: bám dòng điện stator, triệt giảm điện áp common-mode $v_{ZN} = \frac{1}{3}(v_{AN} + v_{BN} + v_{CN})$, và hạn chế tối đa tần số đóng cắt thông qua ràng buộc bước chuyển mức $|\Delta S_x| = |S_x(k) - S_x(k-1)| \le 1$.
+-----------------------------------------------------------------------------------+
|                            CẤU TRÚC ĐIỀU KHIỂN ĐỀ XUẤT                            |
+-----------------------------------------------------------------------------------+
|  [Tốc độ n*] ---> [Bộ điều khiển PI] ---> isq*                                    |
|  [Từ thông*] ---> [Bộ điều khiển PI] ---> isd*                                    |
|                                                                                   |
|  (isd*, isq*) & (isd, isq) ---> [Khâu Tích Phân Số] ---> u_offset                 |
|                                                                |                  |
|  [Mô hình trạng thái IM rời rạc] <--- (isdq, w, \psi_r, u_offset)                 |
|                   |                                                               |
|        [Dự báo dòng idq(k+1...k+N)]                                               |
|                   |                                                               |
|                   v                                                               |
|        +-------------------------------------------------------+                  |
|        |     HÀM MỤC TIÊU ĐA TIÊU CHÍ VÀ TỐI ƯU HÓA            |                  |
|        |  J = ||idq* - idq||^2 + \lambda_CMV*|vZN|^2 + \lambda_dc*|\Delta S|^2    |
|        +-------------------------------------------------------+                  |
|                   |                                                               |
|        [Thuật toán tối ưu K-best SDA / Mạng nơ-ron ANN-MPC]                       |
|                   |                                                               |
|                   v                                                               |
|       [Trạng thái đóng cắt tối ưu S_opt = (SA, SB, SC)]                           |
|                   |                                                               |
|                   v                                                               |
|  [Nghịch lưu 11 mức CHB (15 cells)] ---> [Động cơ không đồng bộ IM ba pha]        |
+-----------------------------------------------------------------------------------+

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp ba trụ cột lý thuyết: Lý thuyết điều khiển định hướng trường FOC, Lý thuyết tối ưu hóa giải mã hình cầu K-best SDA, và Định lý xấp xỉ vạn năng (Universal Approximation Theorem) của mạng nơ-ron.

  • Tính độc đáo của thuật toán K-best SDA: Khác với thuật toán SDA truyền thống duyệt cây theo chiều sâu dễ rơi vào tình trạng thời gian tính toán bất định khi bán kính hình cầu thay đổi, K-best SDA áp dụng nguyên lý tìm kiếm song song theo chiều ngang (Breadth-First Search). Tại mỗi tầng dự báo từ $k+1$ đến $k+N$, thuật toán chỉ giữ lại chính xác $K$ nút có giá trị hàm mục tiêu tích lũy nhỏ nhất và loại bỏ toàn bộ các nhánh còn lại.
  • Cơ chế sắp xếp song song Bitonic Sort: Để giải quyết bài toán sắp xếp mảng dữ liệu của $K$ nút trong thời gian cực ngắn trên phần cứng số, thuật toán Bitonic Sort được thiết kế chuyên biệt trên FPGA, cho phép thực hiện song song các phép so sánh - đổi chỗ với độ trễ cố định $\mathcal{O}(\log^2 K)$, loại bỏ hoàn toàn hiện tượng trễ chu kỳ tính toán.
  • Biên điều kiện xác định (Boundary Conditions): Hệ thống hoạt động với giả thiết các nguồn DC cách ly có biên độ bằng nhau ($V_{dc1} = V_{dc2} = \dots = V_{dc5} = V_{dc}$), đối tượng tải ba pha đối xứng, và các van bán dẫn IGBT là lý tưởng.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu được thiết kế theo trường phái thực chứng chặt chẽ (Positivism), kết hợp nhuần nhuyễn giữa suy diễn giải tích toán học, mô phỏng số độ chính xác cao trên môi trường Matlab/Simulink, và kiểm chứng thực nghiệm trên mô hình vật lý phần cứng thời gian thực.

Cấu trúc hệ thống nghiên cứu đa cấp độ gồm:

  1. Mạch lực công suất: Nghịch lưu 3 pha 11 mức cấu trúc CHB gồm 5 cell cầu H mắc nối tiếp trên mỗi pha (tổng cộng 15 cell cầu H, sử dụng 60 khóa bán dẫn IGBT/Diode).
  2. Mạch nguồn: Hệ thống biến áp nhiều cuộn thứ cấp cách ly kết hợp bộ chỉnh lưu diode cầu ba pha cấp nguồn một chiều độc lập $V_{dc}$ cho từng cell.
  3. Hệ thống điều khiển trung tâm: Nền tảng vi điều khiển System-on-Chip (SoC) FPGA Xilinx ZYBO Z7-20 kết hợp bộ chuyển đổi ADC tốc độ cao.
+-----------------------------------------------------------------------------------+
|                        SƠ ĐỒ KHỐI PHẦN CỨNG THỰC NGHIỆM                           |
+-----------------------------------------------------------------------------------+
|  [Lưới điện 3 pha 380V]                                                           |
|          |                                                                        |
|          v                                                                        |
|  [Biến áp đa cuộn thứ cấp cách ly] ---> 15 Bộ chỉnh lưu Diode cầu ba pha          |
|                                                    |                              |
|                                                    v                              |
|                                       15 Nguồn Vdc độc lập                        |
|                                                    |                              |
|                                                    v                              |
|  [Kit FPGA ZYBO Z7-20] ===(Xung IGBT)===> [Mạch lực CHB 11 mức (15 cell Cầu H)]   |
|          ^                                         |                              |
|          |                                         v                              |
|  [Khối đo dòng/áp cách ly quang] <========== [Động cơ IM / Tải R-L]               |
|  (HCPL-7800 + INA128 + ADC)                                                       |
+-----------------------------------------------------------------------------------+

Quy trình nghiên cứu rigorous

Quy trình nghiên cứu tuân thủ các giao thức học thuật nghiêm ngặt:

  • Giao thức thu thập và chuẩn hóa dữ liệu đo lường: Tín hiệu dòng điện ba pha ($i_a, i_b, i_c$) và điện áp một chiều $V_{dc}$ được thu thập thông qua mạch cảm biến dòng Hall và mạch đo áp cách ly sử dụng IC khuếch đại cách ly quang chuyên dụng HCPL-7800 kết hợp bộ khuếch đại đo lường vi sai INA128 nhằm triệt tiêu hoàn toàn nhiễu chế độ chung ($CMRR > 100dB$) và cách ly an toàn điện áp cao giữa mạch lực và khối điều khiển số. Nguồn nuôi 5VDC cho các khối đo lường được cấp qua các module nguồn DC-DC cách ly độc lập.
  • Triệt tiêu trễ điều khiển (Delay Compensation): Do quá trình tính toán thuật toán MPC trên vi xử lý chiếm một khoảng thời gian nhất định, kỹ thuật bù trễ một chu kỳ trích mẫu được tích hợp: biến trạng thái đo được tại thời điểm $k$ được sử dụng để dự báo trạng thái tại thời điểm $k+1$, sau đó bài toán tối ưu hóa FCS-MPC được giải để tìm vector đóng cắt tối ưu áp dụng cho thời điểm $k+2$.
  • Kiểm chứng độ tin cậy và tính hợp thức (Validity & Reliability): Mọi kết quả mô phỏng và thực nghiệm đều được đối sánh chéo (cross-validation) trong cùng các kịch bản động học: khởi động đầy tải, thay đổi tốc độ đặt đột ngột theo hàm bước từ 0 đến $n_{ref}$, đảo chiều quay động cơ từ $-n_{ref}$ sang $+n_{ref}$, và đột ngột thay đổi mô-men tải từ không tải sang tải định mức.

Data và phân tích

  • Thông số kỹ thuật hệ thống mô phỏng và thực nghiệm:
    • Nghịch lưu CHB: 11 mức (5 cell/pha), điện áp DC mỗi cell $V_{dc} = 100V$ (mô phỏng) và cấu hình 5 mức $V_{dc} = 40V$ (thực nghiệm).
    • Động cơ không đồng bộ ba pha IM: Công suất định mức $P_n = 2.2 kW$, điện áp định mức $U_n = 380V$, tần số $f = 50Hz$, tốc độ định mức $n = 1420 vòng/phút$, số đôi cực $z_p = 2$, điện trở stator $R_s = 3.12 \Omega$, điện trở rotor $R_r = 2.45 \Omega$, điện cảm stator $L_s = 0.317 H$, điện cảm rotor $L_r = 0.317 H$, điện cảm hỗ cảm $L_m = 0.301 H$, mô-men quán tính $J = 0.035 kg\cdot m^2$.
    • Chu kỳ lấy mẫu: $T_s = 50 \mu s$ đối với FCS-MPC thông thường và $T_s = 20 \mu s$ đối với thực nghiệm K-best SDA / ANN-MPC.
  • Kiểm tra tính bền vững (Robustness Checks): Đánh giá đáp ứng hệ thống khi các tham số động cơ ($R_s, R_r, L_s, L_r, L_m$) bị thay đổi đồng thời trong phạm vi $\pm 35%$ so với giá trị danh định nhằm mô phỏng hiện tượng phát nóng cuộn dây và bão hòa mạch từ trong thực tế.
  • Kiến trúc và huấn luyện mạng nơ-ron ANN-MPC:
    • Cấu trúc mạng: Mạng nơ-ron truyền thẳng 3 lớp (Input Layer - Hidden Layer - Output Layer).
    • Tập dữ liệu: 10.000 mẫu vector trạng thái đầu vào được trích xuất trực tiếp từ thuật toán Multistep MPC chuẩn chạy trên Matlab/Simulink.
    • Thuật toán tối ưu: Lan truyền ngược kết hợp hạ độ dốc (Gradient Descent with Momentum), hàm kích hoạt phi tuyến Hyperbolic Tangent Sigmoid cho lớp ẩn và tuyến tính cho lớp ra, đạt sai số toàn phương trung bình $MSE < 10^{-4}$.

Phát hiện đột phá và implications

Những phát hiện then chốt

  1. Triệt tiêu hoàn toàn sai lệch tĩnh dòng điện: Khi áp dụng phương pháp FCS-MPC tích hợp khâu tích phân đề xuất, sai lệch dòng điện trên cả hai trục $d$ và $q$ ($e_{id}, e_{iq}$) được đưa về hoàn toàn bằng 0 ở trạng thái xác lập, ngay cả khi các tham số động cơ bị làm lệch đồng thời 35%. Ngược lại, thuật toán FCS-MPC truyền thống để lại sai lệch tĩnh dòng điện lên tới 8.5% - 12.3% so với giá trị đặt.
  2. Cắt giảm hơn 99.9% số lượng nút tính toán nhờ K-best SDA: Trong bài toán Multistep MPC với khoảng dự báo $N=2$ trên nghịch lưu 11 mức CHB, thuật toán ESA đòi hỏi kiểm tra 1.771.561 nút; thuật toán SDA truyền thống cần kiểm tra trung bình 1.420 nút; trong khi thuật toán K-best SDA với $K=8$ chỉ cần kiểm tra cố định đúng 64 nút tại mỗi chu kỳ trích mẫu. Chất lượng dòng điện không suy giảm: hệ số méo sóng hài dòng điện $THD_i$ giảm mạnh từ 4.82% (ở $N=1$) xuống còn 2.15% (ở $N=2$).
  3. Triệt giảm điện áp Common-Mode và tối ưu hóa tần số đóng cắt: Bằng việc đưa trọng số $\lambda_{CMV}$ và $\lambda_{dc}$ vào hàm mục tiêu, biên độ điện áp common-mode $v_{ZN}$ giảm từ mức cực đại $\pm \frac{5}{3}V_{dc}$ xuống dưới $\pm \frac{1}{3}V_{dc}$, đồng thời số lần chuyển mạch của các van IGBT trên pha A giảm 38.4%, giúp giảm thiểu đáng kể tổn hao chuyển mạch và ứng suất nhiệt trên phiến tản nhiệt bán dẫn.
  4. Hiện thực hóa Multistep MPC thời gian thực qua mạng ANN-MPC: Bộ điều khiển ANN-MPC thực thi trên FPGA Xilinx ZYBO Z7-20 chỉ tiêu tốn thời gian tính toán thực nghiệm $t_{exec} = 4.2 \mu s$, thấp hơn rất nhiều so với chu kỳ trích mẫu $T_s = 50 \mu s$ và nhanh hơn 20 lần so với thuật toán SDA tối ưu trên DSP, mở ra khả năng thương mại hóa Multistep MPC trên các phần cứng điều khiển nhúng giá thành thấp.
+-----------------------------------------------------------------------------------+
|                  BẢNG SO SÁNH HIỆU NĂNG CÁC PHƯƠNG PHÁP ĐIỀU KHIỂN                |
+----------------------+--------------------+-------------------+-------------------+
| Chỉ số đánh giá      | FCS-MPC Kinh điển  | Multistep K-best  | Đề xuất ANN-MPC   |
|                      | (N=1)              | SDA (N=2)         | (Xấp xỉ N=2)      |
+----------------------+--------------------+-------------------+-------------------+
| Sai lệch tĩnh dòng   | Tồn tại (8.5-12.3%)| Triệt tiêu (=0)   | Triệt tiêu (=0)   |
| Số nút tính toán     | 1.331 nút          | 64 nút (K=8)      | 1 phép nhân ma trận|
| Thời gian thực thi   | 18.5 \mu s         | 32.4 \mu s        | 4.2 \mu s         |
| Sóng hài THD dòng    | 4.82%              | 2.15%             | 2.21%             |
| Biên độ CMV cực đại  | \pm 1.67 Vdc       | \pm 0.33 Vdc      | \pm 0.33 Vdc      |
| Khả năng nhúng FPGA  | Trung bình         | Khả thi (phức tạp)| Xuất sắc, tối ưu  |
+----------------------+--------------------+-------------------+-------------------+

Implications đa chiều

  • Đóng góp cho lý thuyết điều khiển tự động: Cung cấp một phương pháp luận chuẩn tắc để dung hòa giữa điều khiển dự báo phi tuyến trực tiếp và kỹ thuật bù tích phân giải tích, giải quyết triệt để nhược điểm cố hữu về sai lệch tĩnh của họ điều khiển MPC trên tập hữu hạn.
  • Đổi mới phương pháp luận tính toán số: Xác lập quy trình thiết kế phần cứng chuyên biệt hóa (Hardware Architecture Co-design) trên FPGA, kết hợp cấu trúc dữ liệu mảng song song và giải thuật sắp xếp Bitonic để giải bài toán tối ưu hóa tổ hợp thời gian thực với độ trễ tiền định.
  • Ứng dụng thực tiễn trong công nghiệp chế tạo biến tần: Cho phép các nhà sản xuất biến tần công nghiệp nâng cao hiệu suất biến tần lên trên 98.5%, loại bỏ các bộ lọc ngõ ra cồng kềnh, giảm kích thước và chi phí sản xuất tủ biến tần trung áp.
  • Lợi ích vận hành và chính sách năng lượng: Giảm thiểu hiện tượng đánh thủng cách điện và phá hủy ổ bi động cơ trong các nhà máy xi măng, lọc hóa dầu, nhiệt điện và khai khoáng; đóng góp trực tiếp vào mục tiêu quốc gia về sử dụng năng lượng tiết kiệm và hiệu quả.

Limitations và Future Research

Dù đạt được những bước tiến mang tính đột phá, công trình vẫn ghi nhận một số giới hạn nghiên cứu cần tiếp tục hoàn thiện:

  1. Giới hạn cấu trúc nguồn DC: Nghiên cứu dựa trên giả thiết các nguồn DC độc lập có điện áp hoàn toàn bằng nhau. Trong thực tế, sự mất cân bằng lưới điện đầu vào hoặc sự không đồng đều của tải có thể dẫn đến dao động điện áp DC-link giữa các cell cầu H.
  2. Giới hạn biến thiên nhiệt độ dài hạn: Khâu bù sai lệch mô hình giải tích $u_{offset}$ xử lý rất tốt sai lệch tham số tĩnh, nhưng chưa tích hợp mô hình nhiệt động học thời gian thực để tự thích nghi khi điện trở stator thay đổi liên tục theo nhiệt độ vận hành nhiều giờ.
  3. Đặc tính huấn luyện Offline của mạng ANN: Bộ điều khiển ANN-MPC hiện tại được huấn luyện dựa trên tập dữ liệu mô phỏng offline cho một dải công suất động cơ cụ thể. Khi thay đổi loại động cơ hoặc dải điện áp làm việc, mạng cần phải được trích xuất dữ liệu và huấn luyện lại.

Chương trình nghiên cứu tiếp theo (Future Research Agenda):

  • Phát triển thuật toán cân bằng điện áp DC-link chủ động tích hợp trực tiếp vào hàm mục tiêu của Multistep FCS-MPC cho các ứng dụng nguồn DC không đối xứng.
  • Nghiên cứu cơ chế tự học thích nghi trực tuyến (Online Adaptive Learning) cho mạng nơ-ron ANN-MPC bằng giải thuật Extended Kalman Filter (EKF) nhúng trên FPGA.
  • Mở rộng phạm vi ứng dụng của thuật toán K-best SDA sang các hệ thống năng lượng tái tạo công suất lớn: nghịch lưu trung tâm cho nhà máy điện mặt trời, hệ thống truyền tải điện một chiều cao áp (HVDC) dùng cấu trúc MMC, và trạm sạc siêu nhanh cho phương tiện giao thông thuần điện (EV).

Tác động và ảnh hưởng

  • Tác động học thuật sâu rộng: Công trình tạo tiền đề lý thuyết vững chắc cho các nghiên cứu tiếp nối trong lĩnh vực điều khiển phi tuyến ứng dụng trí tuệ nhân tạo cho điện tử công suất. Các thuật toán đề xuất mở ra hướng nghiên cứu kết hợp giữa Edge-AI và điều khiển thời gian thực trên vi cấu trúc bán dẫn.
  • Chuyển đổi công nghệ trong các ngành công nghiệp nặng: Cung cấp giải pháp công nghệ then chốt để làm chủ quy trình thiết kế và chế tạo biến tần trung áp nội địa, giảm sự phụ thuộc vào các sản phẩm biến tần nhập khẩu đắt đỏ từ các tập đoàn đa quốc gia.
  • Lợi ích kinh tế và môi trường đo lường được: Việc nâng cao chất lượng sóng hài dòng điện và giảm tổn thất đóng cắt trên hệ truyền động trung áp giúp tiết kiệm hàng triệu kWh điện năng mỗi năm cho một nhà máy luyện kim hoặc xi măng quy mô trung bình, kéo dài tuổi thọ vận hành của động cơ điện thêm 25 - 30%, giảm thiểu chi phí bảo trì và thời gian dừng máy đột xuất.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và Giảng viên chuyên ngành Tự động hóa & Kỹ thuật Điện: Tiếp cận một tài liệu học thuật mẫu mực với đầy đủ mô hình toán học giải tích, phương pháp thiết kế hàm mục tiêu đa tiêu chí và quy trình hiện thực hóa thuật toán tối ưu trên FPGA.
  • Kỹ sư R&D tại các doanh nghiệp chế tạo thiết bị điện tử công suất: Khai thác trực tiếp mã nguồn thuật toán K-best SDA, kiến trúc phần cứng Bitonic Sort và cấu trúc mạng ANN-MPC để tích hợp vào các dòng sản phẩm biến tần thương mại thế hệ mới.
  • Doanh nghiệp vận hành hệ thống truyền động công suất lớn: Sở hữu cơ sở khoa học để đánh giá, lựa chọn và tối ưu hóa chế độ vận hành của hệ thống biến tần - động cơ trung áp trong dây chuyền sản xuất.
  • Các nhà hoạch định chính sách năng lượng: Có thêm luận cứ kỹ thuật vững chắc để xây dựng các tiêu chuẩn quốc gia về hiệu suất năng lượng và chất lượng điện năng cho các thiết bị truyền động điện công nghiệp.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của nghiên cứu là gì và đã mở rộng lý thuyết nào?

Đóng góp độc đáo nhất là việc mở rộng Lý thuyết Điều khiển khoảng dự báo dịch (RHC) bằng cách tích hợp mô hình giải tích bù tích phân số $u_{offset}$ vào không gian trạng thái rời rạc. Nghiên cứu đã chứng minh toán học qua phép chiếu ma trận trực giao rằng $u_{offset} = [B_p^T B_p]^{-1} B_p^T (A_p - \hat{A}p) x{ref}$ có khả năng triệt tiêu hoàn toàn sai lệch tĩnh dòng điện $i_{sd}, i_{sq}$ trên hệ tọa độ quay $dq$ mà không làm tăng bậc của hệ thống và bảo toàn nguyên vẹn đáp ứng động học tức thời của FCS-MPC.

2. Sự đổi mới trong phương pháp luận của thuật toán K-best SDA so với các công trình quốc tế tiền nhiệm?

So với nghiên cứu kinh điển của Geyer et al. (2014) sử dụng thuật toán SDA duyệt cây theo chiều sâu cho nghịch lưu 3 mức NPC với thời gian thực thi ngẫu nhiên phụ thuộc bán kính hình cầu, nghiên cứu này đã đổi mới phương pháp luận bằng cách xây dựng thuật toán K-best SDA tìm kiếm song song theo chiều ngang cho nghịch lưu 11 mức CHB. Thuật toán kết hợp mạng sắp xếp Bitonic Sort trên phần cứng FPGA, khống chế số nút tìm kiếm ở mức cố định $K=8$, đảm bảo thời gian thực thi hoàn toàn tiền định và tương thích tuyệt đối với chu kỳ trích mẫu thời gian thực.

3. Phát hiện bất ngờ nhất thu được từ kết quả thực nghiệm là gì?

Phát hiện ấn tượng nhất là mạng nơ-ron ANN-MPC chỉ với một lớp ẩn và các phép tính nhân ma trận đơn giản đã tái tạo chính xác tới 99.1% các quyết định đóng cắt tối ưu của thuật toán Multistep MPC ($N=2$) phức tạp, đồng thời rút ngắn thời gian tính toán trên FPGA xuống chỉ còn $4.2 \mu s$ (giảm hơn 20 lần so với thuật toán SDA tối ưu hóa trên DSP), chứng minh tính khả thi tuyệt đối của việc đưa AI xấp xỉ vào điều khiển điện tử công suất siêu tốc độ.

4. Giao thức tái lập nghiên cứu (Replication Protocol) được cung cấp như thế nào?

Luận án cung cấp tường minh toàn bộ tham số mạch lực (15 cell cầu H, $V_{dc}=100V$), tham số động cơ IM ($R_s, R_r, L_s, L_r, L_m, J$), hệ phương trình không gian trạng thái rời rạc hóa Forward-Euler, sơ đồ khối xử lý phần cứng trên FPGA Xilinx ZYBO Z7-20, sơ đồ mạch đo dòng/áp cách ly sử dụng HCPL-7800 và INA128, cùng trọng số hàm mục tiêu tối ưu ($\lambda_{CMV}, \lambda_{dc}$), tạo điều kiện cho các phòng thí nghiệm độc lập tái lập chính xác toàn bộ kết quả thực nghiệm.

5. Khung chương trình nghiên cứu 10 năm (10-Year Research Agenda) được định hình ra sao?

Khung nghiên cứu 10 năm định hình lộ trình phát triển: (1) Tích hợp học máy tăng cường trực tuyến (Online Reinforcement Learning) trên chip FPGA để tự điều chỉnh trọng số hàm mục tiêu theo thời gian thực; (2) Ứng dụng công nghệ linh kiện bán dẫn thế hệ mới SiC/GaN tần số cao kết hợp Multistep MPC cho hệ thống truyền động hàng không và tàu cao tốc; (3) Phát triển hệ điều hành điều khiển phân tán (Distributed MPC) cho các trạm biến áp điện tử thông minh và lưới điện siêu nhỏ (Microgrid).

Kết luận

  1. Xây dựng thành công thuật toán FCS-MPC tích hợp khâu bù tích phân số, triệt tiêu hoàn toàn sai lệch trạng thái tĩnh của dòng điện stator trên hệ tọa độ quay $dq$ dưới tác động của sự không khớp tham số mô hình lên tới 35%.
  2. Phát triển hoàn chỉnh giải thuật tối ưu hóa K-best SDA, cắt giảm hơn 99.9% số lượng nút kiểm tra so với thuật toán tìm kiếm toàn diện ESA, hiện thực hóa bài toán Multistep MPC ($N=2$) cho nghịch lưu 11 mức CHB và giảm sóng hài dòng điện $THD_i$ xuống 2.15%.
  3. Hiện thực hóa cấu trúc mạng nơ-ron ANN-MPC trên phần cứng FPGA Xilinx ZYBO Z7-20, đạt thời gian xử lý siêu tốc $4.2 \mu s$, giải phóng hoàn toàn gánh nặng tính toán online của điều khiển dự báo nhiều bước.
  4. Triệt giảm đồng thời điện áp Common-Mode xuống dưới $\pm \frac{1}{3}V_{dc}$ và giảm 38.4% tần số đóng cắt của van IGBT, nâng cao vượt bậc độ tin cậy và hiệu suất vận hành của hệ thống truyền động trung áp.
  5. Kiểm chứng toàn diện lý thuyết trên mô hình thực nghiệm phần cứng, tạo bước chuyển dịch quan trọng từ nghiên cứu mô phỏng lý thuyết sang ứng dụng công nghiệp khả thi, mở ra kỷ nguyên mới cho việc ứng dụng trí tuệ nhân tạo trong điều khiển hệ thống điện tử công suất công suất lớn.