Chương I: TỔNG QUAN VỀ HDLs SVTH: Huỳnh Giang Tú ~ Nguyễn Bá Truyền Trang 12 Luận văn tốt nghiệp GVHD: Cô Trân Thanh Mai 1.1 HDLs 1a gi? HDLs (Hardware Description Languages) 1A m6t ng6n ngữ lập trình dùng để mô tả hệ thống số .Ý tưởng đâu tiên về HDLs do hai kỹ sư C.Gordon Bell và Alan Newell tai Carnegie Mellon University để cập đến trong cuốn sách Computer Structures đã được họ công bố vào năm 1972 và đã thành công trong việc sử dụng thử để mô tả hành vi của máy tinh PDP-8.Chinh nhờ các ý tưởng này đã cho ra đời các ngôn ngữ phẩn cứng sau này như Verilog HDL ,VHDL ,ELLA. Nét nổi bật chủ yếu của HDLs thể hiện ở khả năng mô tả chức năng của mạch độc lập với việc thi công mạch ,Có hai khía cạnh trong việc mô tả phần cứng mà cũng, là tu điểm của HDL. hành ví Irừu tượng và mô tả cấu trúc phần cứng thực, + MA tả hành vi trầu tướng uoột ngôn ngữ mô tả phần cứng được dùng trước tiên bởi nhữug thuận lợi trong việu tô tá ưừu tượng bánh ví phân cứng cho những mục đích xác định Những khúi cạnh về thiết kế hay cấu trúc của phân cứag mong muốn không, gây tế hại đến hãnh V( aây + Mỏ tả cầu uúc phân cứng :Ngôn ngữ mồ tả phân cứng ⁄¿ Khả náng mô tả cấu trúy phẩn cứng bắt chấp hành vì của thiết kế. NHI š cho phép người thiết kế mô tả mạch ở nhiều mốc trửu tướng khác nhau.
trong quá trình thiết kế .Mồ tả ở mức cao diễn tả hoạt động của psẩn cứng một cách tru tượng ,rong khi đó mô tả các mức thấp hơn sẽ thiên vẺ cồi tiế cấu trúc của mạch cũng .Với HDLš các nhà thiết kế mạch giờ đây trở thành các nh2 láp trình sản phẩm tạo ra là các chip Tes .12 Xu hướng của HDLs Một xu hướng đang xuất hiện cho thiết kế hệ thông là kết hợp giữa phương pháp thiết kế top ~down với phương pháp botom - up, ở đó người thiết kế sử dụng module có sẵn trong Verilog ,hay khối cơ bản do nhà sắn xuất cung cấp đưa vào thiết kế và chạy mô phỏng một cách nhanh chóng, điều này làm giảm giá thành và rút ngắn được thời gian thiết kế. 'Vĩ du: Xem xét một hệ thống gồm e một CPU ,chíp đồ họa,chíp LO và hệ thống bus .Người thiết kế nên thiết kế hệ thống CPU mới ở mức RTL nhưng nên sử dụng thiết kế ở mức hành vi cho chíp đồ họa và chíp I/O rồi mua thiết kế hệ thống bus của người sản xuất .Vì vậy ,quá trình mô phỏng ở mức hệ thống cho CPU có thể hoàn thành và được thực thi rất nhanh ngay khi mô tả RTL cho chíp dé hoa va chip /O duge hoàn thành .3 Sự phổ biến của Verilog HDL. 'Verilog HDLđã và đang phát triển như là một ngôn ngữ chuẩn để mô tả phần cứng .Nó cung cấp chung nhiều đặt điểm hữu íchtrong việc thiết kế phần cứng .Verilog HDL có mục đích chung là một ngôn ngữ thể hiện phân cứng để học và để sử dụng ,có cú pháp tương tự như ngôn ngữ lập trình C ,người thiết kế có kinh nghiệm với ngôn ngữC sẽ tìm thấy sự dé dang khi hoc Verilog. Verilog cho phép kết hợp nhiều mức trừu tượng khác nhau trong một thiết kế có thể định nghĩa một Verilog mô hình phần cứng với mô tả ở mức swiches ,mức cổng ,mức RTL hay mức hành vi.
Với SVTH: Huỳnh Giang Tú ~ Nguyễn Bá Truyền. Trang 13 kuận văn tốt nghiệp GVHD: Cô Trân Thanh Mai người thiết kế chỉ cần học một ngôn ngữ duy nhất để thiết kế khối kích thích (Stimulus block) và cả khi hệ thống (hierachical block) Hầu hết cá công cụ tổng hợp logic phổ biến điu hổ trợ Verilog Diéu này làm cho nó trở thành ngôn ngu64 được nhiều người lựa chọn. Tất cả các nhà sản xuất đều cung cấp thư viện kỹ thuật (technology library) dé m6 phéng sự tổng hợp logic sau cùng, Vì vậy thiết kế chíp trên verilog HDL cho phép chọn lựa nhiều nhà sản xuất khác nhau. Ngôn ngữ Verilog nổi bật có thể giao tiếp với ngôn ngữ lp trình PLI (programmable language interface) ,trong đó người sử dụng viết trên C thông thường c khả năng với cấu trúc dữ liệu bên trong của Verilog .Người thiết kế có khã năng tuy tin trình mô phỏng Verilog HDL cho phù hợp để phục vụ cho mục đích riêng của mình với PLI, 1.4 Đặc điểm nổi bật của Verilog., Verilog là ngôn ngữ mô tá phần cứng kết hp cả hai khả năng , đó là mô tả cấu trúc và mô tả hành vì ,Venilng có dạng cấu Uúc rất gn với ngôn ngữC ,là ngôn ngữ đc sử dụng rất nhổ biến bớt các kỹ su điện tử wong ki VHDI, lại có cấu túc rất gần vái ngôn ñgữ.
Ada là ngài agit eat ít được biết đến. Mãi khía cạnh nếi bí nhất của Verilog đó là khá năng zử iý vừa song song vừa tuân tự. Với phường pháp thực hiện song song nay cho php mô tả thực được cá hoat đí¿ng của mạch số, đặc biệt đối vì mạch đài hỏi.Verilog có nhiều đặt điểm mí at thể hiện ngay trong cấu trúc ngdn nyt bao gdm : + Có nhiều kiểu dữ liệu phong phú và một số kiểu dữ li£u đ4t biệt rất gần vơi ý tưởng phần cứng cho thiết kế với mạch số như :kiỂu net ,reg ,Yec+ov ,zernory ,time. + Cho phép khai báo biến kiểu bịt cũng như khả năng thao tác trén từng bít, + _ Có những phép toán đặt biệt cho phép thực hiện hiệu quả trong thiết kế mạch số như (reduction ,concatenation ,replication).
Ngoài ra, verilog còn có các kiểu toán tử xử lí hiệu quả trên bit(toán tử bitwise). + _ Các lệnh điều khiển và vòng lặp rất phù hợp với phương pháp lập trình cấu trúc, có đạng vòng lặp phù hợp cho mạch số như :tạo xung. + Các phép toán cũngnhư các lệnh điểu khiển cho phép xử lí trên cả các giá trị tùy định và giá trị tổng trở cao. + Có các phát biểu dùng riêng cho delay nên có thể liệt kê chi tiết nhiều kiểu điều khiển delay khác nhau ,giúp cho việc thiết kế trở nên chính xác hơn các hàm chức năng của ngôn ngữ được sử dụng để kiểm tra định thời của mạch.5 Lưu đồ thiết kế tiêu biểu: Lưu đồ trình bày ở phần trên là lưu đổ tiêu biểu cho các nhà thiết kế chip sau : dạng VLSL .Từng quá trình lưu đỗ được mô tả như SVTH; Huỳnh Giang Tú ~ Nguyễn Bá Truyền Trang 14 Luận văn tốt nghiệp GVHD: Cô Trần Thanh Mai A Design Specification Ỷ Behavioral Description ts REL Description (DLs) kagieäl seman acne Iealgii Functional Verification and Testing Logic Synthesis ¥v Gate level Netlist Ỷ Logical Verification and Testing Ỷ v Physic Desigm Ỳ Physic layout Physical Ỷ Design Layout Verification Ỷ Fabrification Ỷ Packing Trang L5 SVTH: Huynh Giang Tú - Nguyễn Bá Truyền kuận văn tốt nghiệp GVHD: Cô Trần Thanh Mai 1.
Design specification (đặc tính tiết kế) Đây là bước đầu tiên trongbất kì quá trình thiết kế nào và cũng là mức thiết kế trừu tượng cao nhất. Ở bước này người thiết kế tập trung chủ yếu phân tích chức nang ., khả năng giao tiếp , toàn bộ cấu trúc cơ bản mạch. Kết quả , người thiết kế phải xác định được yếu tố như kích thích , tốc đọ các chức năng hệ thống. Behavioral Description (mô tả hành vi) Dựa vào các yêu cầu đã xác định ở bước trên ta thiết kế lưu đồ giải thuật hình thành các bước thiết kế chức năng, yêu cầu của mach .Lưu đồ này cung cấp quá trình mô phông nhanh nưa debug nhanh toàn bộ hệ thống, 3.
RTL Description (mé ti RTL) Dựa trên lưu để giải thuật, sử đụng ngôn guữ mổ tả phần cứng (Verilog / VHDL) để mô tả hành vì chiức năng của mạch. bước tuết kế này thường gọi là thiết kế logic. Ở bước này người thiết kê không cần phải nghỉ về cách mã máach này sẽ được thực hiện ở mứt phẩn cứng nhự thể nào. 4, Puntion verification and testing (chức năng thẩm định và thẩm tra) Chak pay chương trình nguồn mô tả mạch viết bởi nị ó tả phần cứng sẽ được đưa vào các tình mô phỏng logic (logic simulation) 6€ kiéen tra xem có đạt ete yeu edu chức năng của mạch hay không.
Trình mô phỏng sé wish bảy kết quả mô phảng dưới 3 hình thức : + KêLquá dưới dạng các giá trị trên màn hình + Kết quả dưới dạng tập tin chứa kết quả mô phỏng + Kết qua trình bày dưới dạng sóng Nếu các ngõ ra không đạt đúng yêu câu ta phải sửa lại chương trình nguồn và lặp lại bước này cho đến ki kết quả ngõ ra đạt yêu cầu. Trinh mé phong logic tiêu biểu có thể sử dụng là Verilog - XL của hãng Cadence Design Automation , VCScủa hãng Chronologie Simulation hoặc là silos II cia Simucad inc, 5.Công cụ tiêu b bước này có thể dùng phần mễm Leonardo. Logic verification and testing (thdm dinh va kiém tra logic) Dạng netlist sẽ được kiểm tra thông qua dạng sóng ngõ ra của file netlist xem các yêu cầu chức năng của mạch có đạt yêu cầu không. Nếu giá trị logic có đạt yêu cầu ta phải trở lại thiết kế mạch dùng ngôn ngnữ mô tả phần cứng để thiết kế lai.
Công cụ tiêu biểu ở bước này có thể dùng phần mềm max + Plus II của Altera Corporation. Physical Design (thiết kế vật If) Bước này là một quá trình phức tạp thường dược chia thành những bước nhỏ. Quá trình này sẽ tạo ra dạng Layout (sd đồ bố trí các linh kiện trong mạch) 8. Layout Verification (bố cục thẩm định) SVTH: Huỳnh Giang Tú - Nguyễn Bá Truyền Trang 16 Luận văn tối nghiệp GVHD: Cô Trần Thanh Mai Layout của mạch sẽ được kiểm tra các yêu cầ chức năng ,cũng như yêu câu về định thời gian của mạch trước khi được đem đi chế tạo và đóng vỏ thành chip.
Nếu qúa trình kiểm tra phát hiện lỗi , ta có thể quay trở lại bước thiết kế physic hoặc trở lại bước thiết kế logic. *** Trong toàn bộ lưu đồ thiết kế chip bước mô tả dùng Verilog là rất quan trọng Hâu hết phương pháp thiết kế mạch số hiện nay chỉ tập trung việc thiết kế và tối ưu mạch khởi mức RTL. Các bước ssau đó đều được hổ trợ bởi các công cụ CAD có sẵn. VI vậy, quá trình thiết kế được rút ngấn đáng kể mà kết qủa đạt được lại cao.
