Tổng quan nghiên cứu

Sự phát triển vượt bậc của công nghệ bán dẫn cho phép tích hợp hơn 4 tỷ transistor cùng trên 50 lõi xử lý (IP cores) hoạt động ở xung nhịp cao đến 10 GHz trên một vi mạch duy nhất (System-on-Chip - SoC). Tuy nhiên, khi số lượng thành phần chức năng vượt quá ngưỡng 20 lõi, kiến trúc bus chia sẻ truyền thống như AMBA hay Avalon bộc lộ các giới hạn nghiêm trọng về băng thông, tắc nghẽn giao tiếp và độ trễ do điện dung, điện trở ký sinh của đường dây dẫn kéo dài. Trong bối cảnh đó, mạng trên chip (Network-on-Chip - NoC) xuất hiện như một cuộc cách mạng kiến trúc, giúp chuyển dịch tư duy từ thiết kế tập trung vào tính toán sang thiết kế tập trung vào truyền thông, giúp giảm thiểu độ trễ phân xử trung bình khoảng 15,8% so với mô hình bus thông thường.

Mục tiêu trọng tâm của nghiên cứu là thiết kế, hiện thực hóa và đánh giá toàn diện mô hình SoC hoàn chỉnh dựa trên nền tảng mạng trên chip NoC với cấu trúc topo dạng lưới hai chiều (2D Mesh) kích thước 4x4 gồm 16 node mạng. Đề tài tập trung giải quyết ba nhiệm vụ cốt lõi: thiết kế kiến trúc bộ chuyển mạch gói (Router 5 cổng), xây dựng thành phần giao tiếp mạng linh hoạt (Resource Network Interface - RNI) kết nối các tài nguyên IP giả lập (Dummy Processor, Dummy Memory, Switch, UART), và kiểm chứng hoạt động vật lý trên kit phần cứng Altera Cyclone II FPGA DE2 kết hợp giao diện giám sát trực quan trên phần mềm Matlab. Đồng thời, toàn bộ thiết kế được phân tích, tổng hợp trên công cụ chuẩn công nghiệp Synopsys Design Compiler với thư viện saed90nm nhằm tối ưu hóa diện tích vi mạch, công suất tiêu thụ và tần số làm việc thực tế ở mức 50 MHz đến 100 MHz.

Nghiên cứu được thực hiện tại Thành phố Hồ Chí Minh vào năm 2014, kế thừa và phát triển các nền tảng vi mạch tiên tiến từ nhóm nghiên cứu Đại học Bách Khoa TP.HCM và Đại học Sư phạm Kỹ thuật TP.HCM. Giá trị học thuật và thực tiễn của công trình thể hiện qua việc cung cấp một mô hình phần cứng khả thi, có khả năng mở rộng quy mô, tái sử dụng cao và sẵn sàng làm nền tảng kiểm thử cho các hệ thống vi xử lý đa lõi (MPSoC) thế hệ mới.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu xây dựng trên nền tảng lý thuyết truyền thông phân lớp rút gọn từ mô hình OSI chuẩn, tập trung vào ba lớp mức thấp: lớp vật lý (Physical Layer), lớp liên kết dữ liệu (Data Link Layer) và lớp mạng (Network Layer). Lớp vật lý xác định các đặc tính tín hiệu điện, đường truyền một chiều (unidirectional channels) và giao diện kết nối; lớp liên kết dữ liệu chịu trách nhiệm đóng gói và truyền nhận flit an toàn; lớp mạng thực thi giải thuật định tuyến và phân xử quyền truy cập kênh truyền.

Kiến trúc NoC áp dụng mô hình định tuyến xác định theo kích thước bậc (Dimension-Ordered Routing - DOR OXY). Đây là giải thuật định tuyến đơn hướng (unicast) chuyển gói tin theo trục tọa độ ngang (X) trước khi chuyển tiếp theo trục tọa độ dọc (Y) đến đích. Cơ chế này đảm bảo loại bỏ hoàn toàn hiện tượng lặp vòng phụ thuộc kênh truyền (deadlock-free) và đơn giản hóa tối đa cấu trúc mạch giải mã tại các router.

Hệ thống ứng dụng ba khái niệm cấu trúc cốt lõi:

  1. Router 5 cổng: Trung tâm điều phối lưu lượng mạng gồm 4 hướng kết nối liên kết lân cận (Đông, Tây, Nam, Bắc) và 1 cổng kết nối cục bộ (Local Port) với lõi IP.
  2. Bộ giao diện mạng RNI (Resource Network Interface): Cầu nối chuẩn hóa giữa miền truyền thông NoC và miền tính toán của IP core, gồm Master RNI (cho bộ xử lý) và Slave RNI (cho bộ nhớ và thiết bị ngoại vi).
  3. Gói tin đơn flit (Single-flit packet): Cấu trúc dữ liệu cố định 49 bit tối ưu hóa cho kỹ thuật chuyển mạch lưu trữ và chuyển tiếp (Store-and-Forward), loại bỏ độ phức tạp của các bộ đệm đa flit trong các mô hình thực nghiệm ban đầu.

Phương pháp nghiên cứu

Nghiên cứu áp dụng phương pháp thực nghiệm kết hợp giữa mô phỏng phần mềm và kiểm chứng phần cứng bán dẫn theo quy trình chuẩn của ngành công nghiệp vi mạch:

  • Nguồn dữ liệu và Cỡ mẫu: Toàn bộ dữ liệu thực nghiệm được thu thập từ 16 node mạng phân tán trong ma trận lưới 4x4. Quá trình kiểm thử bao phủ 100% các trạng thái kích hoạt switch điều khiển (các mẫu cấu hình logic từ 0000 đến 1111) để khảo sát hành vi truyền nhận dữ liệu giữa Master IP và Slave IP. Cỡ mẫu này đại diện đầy đủ cho tất cả các kịch bản định tuyến xuyên suốt chiều dài đường kính mạng (Network Diameter) cực đại là 6 bước nhảy (hops).
  • Phương pháp phân tích và Lý do lựa chọn: Ngôn ngữ VHDL chuẩn IEEE được sử dụng để mô tả kiến trúc phần cứng mức truyền thanh ghi (RTL). Phần mềm Altera Quartus II cùng công cụ TimeQuest Timing Analyzer được lựa chọn để biên dịch, tổng hợp logic và đo kiểm tài nguyên trên chip FPGA Cyclone II EP2C35F672C6 của board DE2 (chứa khoảng 35.000 Logic Elements, thạch anh 50 MHz). Sự kết hợp này mang lại khả năng tạo mẫu nhanh (FPGA prototyping), cho phép xác thực chính xác hành vi thời gian thực trước khi sản xuất chip.
  • Đánh giá vi mạch chuyên sâu: Mã nguồn RTL tiếp tục được đưa vào công cụ Synopsys Design Compiler (DC) trên nền tảng Linux, kết hợp cùng thư viện tế bào chuẩn saed90nm (công nghệ 90nm, điện áp lõi 1,5V, tần số tham chiếu 100 MHz). Việc này giúp chiết xuất chính xác các chỉ số về diện tích chiếm dụng (Silicon Area), công suất tiêu thụ tĩnh/động (Static/Dynamic Power) và độ trễ truyền lan ở mức cổng logic (Gate-level Netlist).
  • Timeline nghiên cứu: Đề tài được triển khai trong thời gian 12 tháng năm 2014, chia làm 3 giai đoạn: xây dựng kiến trúc VHDL và mô phỏng chức năng (4 tháng), nạp chip FPGA và lập trình giao diện Matlab GUI qua cổng UART (4 tháng), tổng hợp ASIC và tối ưu hóa bằng Synopsys Design Compiler (4 tháng).

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

  1. Thiết kế hoàn chỉnh kiến trúc Router 5 cổng với gói tin chuẩn hóa 49 bit: Bộ chuyển mạch gói hỗ trợ đầy đủ 5 cổng vào/ra độc lập với cơ chế chuyển mạch Store-and-Forward. Định dạng gói tin 49 bit được phân bổ khoa học: 6 bit điều khiển định tuyến X-Y (bit 48-43), 3 bit cờ trạng thái Read/Write/Return (bit 42-40), 4 bit định danh node đích (bit 39-36), 28 bit địa chỉ bộ nhớ/node nguồn và 8 bit dữ liệu truyền tải. Cơ chế phân xử tranh chấp cố định theo thứ tự ưu tiên: Local > North > East > South > West hoạt động chính xác 100%, không xảy ra tình trạng mất gói hay nghẽn mạng cục bộ.
  2. Hiện thực hóa và kiểm chứng thành công trên phần cứng FPGA Altera Cyclone II: Hệ thống 16 node mạng NoC được tổng hợp thành công trên board DE2 với mức sử dụng tài nguyên phần cứng hợp lý trên tổng số 35.000 Logic Elements của FPGA. Mạng hoạt động tin cậy ở tần số xung nhịp 50 MHz, truyền nhận dữ liệu thông suốt qua giao tiếp UART chuẩn RS-232 tốc độ cao lên máy tính.
  3. Giám sát trực quan trạng thái mạng qua giao diện Matlab GUI: Dữ liệu lưu lượng từ phần cứng được truyền ngược lên phần mềm Matlab để hiển thị trực quan trạng thái liên kết của 16 node mạng theo thời gian thực. Các trường hợp điều khiển switch ngõ vào như trạng thái 0000, 0100, 0011, 0010 đều phản ánh chính xác luồng dữ liệu đọc/ghi giữa Dummy Processor (Node 0) và Dummy Memory (Node 15) với độ trễ thấp.
  4. Tối ưu hóa vi mạch trên công nghệ bán dẫn Synopsys 90nm: Báo cáo từ Design Compiler cho thấy mức độ tối ưu hóa cao (High Optimization) giúp giảm khoảng 18,2% diện tích silicon tổng thể và tiết kiệm hơn 14,5% công suất tiêu thụ toàn phần so với chế độ tổng hợp thông thường (Medium Optimization), đồng thời đảm bảo đầy đủ các ràng buộc về thời gian thiết lập (setup time) và thời gian giữ (hold time) ở tần số làm việc 100 MHz.

Thảo luận kết quả

Thành công của thiết kế xuất phát từ việc lựa chọn cấu trúc kênh truyền vật lý một chiều (unidirectional) tách biệt cho ngõ vào và ngõ ra, giúp loại bỏ hoàn toàn các khối mạch điều khiển phức tạp vốn có trên các router hai chiều (bidirectional). Giải thuật định tuyến DOR OXY thể hiện ưu thế vượt trội về mặt diện tích phần cứng khi chỉ sử dụng bộ đếm thanh ghi 3 bit cho mỗi chiều tọa độ mà không cần bảng tra cứu (Lookup Table) tốn kém bộ nhớ.

Khi so sánh với các công trình nghiên cứu NoC tiêu biểu trên thế giới và tại Việt Nam, thiết kế của luận văn thể hiện sự cân bằng tối ưu giữa tính năng và chi phí phần cứng:

  • So với kiến trúc Ethereal NoC của hãng Philips (CMOS 0.13um, router 6 cổng 32-bit, diện tích 0.175 mm², băng thông 16 Gbps/cổng), mô hình đề xuất tuy sử dụng gói tin đơn flit nhưng đạt hiệu quả cao về độ đơn giản của khối điều khiển phân xử, rất phù hợp cho các thiết kế SoC kích thước nhỏ và vừa.
  • So với đề tài BASIC-NoC của Huỳnh Việt Thắng (2007) trên topo Torus 2x2 sử dụng kênh ảo và Pipeline NoC của Phạm Đăng Lâm (2012) trên lưới 3x3 (đạt băng thông 240 Mbps, 6 Mpackets/s), mô hình 4x4 của tác giả Phạm Văn Khoa đã mở rộng quy mô lên 16 node mạng hoàn chỉnh, chuẩn hóa giao diện Master/Slave RNI và bổ sung giải pháp giám sát thời gian thực qua Matlab GUI.

Toàn bộ các số liệu thực nghiệm về tài nguyên phần cứng (Logic Elements, Registers, Pins) và các chỉ số vi mạch (Dynamic Power, Static Power, Area) được tổ chức khoa học qua các bảng thống kê và biểu đồ phân tích chi tiết. Ma trận trạng thái mạng được mô phỏng trực quan thông qua bảng mã màu tín hiệu trên giao diện máy tính, giúp người kỹ sư dễ dàng quan sát điểm nghẽn và mật độ lưu lượng tại từng router trong hệ thống.

Đề xuất và khuyến nghị

  1. Tối ưu hóa cấu trúc RTL và giảm số lượng thanh ghi logic: Tiến hành tái cấu trúc các khối máy trạng thái (FSM) và khối phân xử (Arbiter) trong router nhằm cắt giảm từ 15% đến 20% số lượng cổng logic và thanh ghi flip-flop không cần thiết; mục tiêu nâng tần số hoạt động cực đại trên FPGA lên trên 80 MHz; thời gian triển khai khuyến nghị trong 3 đến 6 tháng bởi các kỹ sư thiết kế phần cứng vi mạch.
  2. Mở rộng độ rộng bus dữ liệu lên chuẩn công nghiệp: Nâng cấp độ rộng bus truyền thông từ 8 bit hiện tại lên 32 bit hoặc 64 bit để tương thích hoàn toàn với các lõi vi xử lý nhúng chuẩn công nghiệp như ARM Cortex-M hoặc Altera Nios II; thời gian thực hiện trong vòng 6 tháng bởi nhóm phát triển hệ thống SoC.
  3. Triển khai cơ chế điều khiển luồng Wormhole và kênh ảo (Virtual Channels): Chuyển đổi định dạng gói tin từ đơn flit sang đa flit (multi-flit packets) kết hợp bổ sung từ 2 đến 4 kênh ảo trên mỗi cổng vật lý. Giải pháp này giúp triệt tiêu hiện tượng nghẽn đầu hàng (Head-of-Line blocking), nâng thông lượng mạng (Throughput) lên hơn 1 Gbps; mục tiêu hoàn thành trong 6 đến 9 tháng do các nhóm nghiên cứu kiến trúc NoC chuyên sâu phụ trách.
  4. Phát triển giải thuật định tuyến thích nghi và kiểm soát chất lượng dịch vụ (QoS): Nghiên cứu tích hợp các giải thuật định tuyến thích nghi có khả năng tự động né tránh các liên kết bận hoặc bị lỗi, đồng thời phân bổ mức độ ưu tiên động cho các luồng dữ liệu đa phương tiện thời gian thực trên các mạng NoC quy mô lớn 8x8 (64 nodes) hoặc 16x16 (256 nodes); lộ trình thực hiện trong 12 tháng tại các phòng thí nghiệm vi mạch trọng điểm.

Đối tượng nên tham khảo luận văn

  1. Kỹ sư thiết kế vi mạch ASIC và lập trình FPGA: Nắm bắt toàn bộ quy trình thiết kế phần cứng từ việc mô tả mã nguồn RTL VHDL, kiểm chứng chức năng trên FPGA Altera Cyclone II cho đến tổng hợp logic bằng Synopsys Design Compiler với thư viện 90nm. Use case: Ứng dụng trực tiếp làm khung giao tiếp chuẩn cho các dự án phát triển chip SoC đa lõi tự chủ.
  2. Học viên cao học và nghiên cứu sinh ngành Kỹ thuật Điện tử - Viễn thông: Tiếp cận hệ thống lý thuyết chuẩn mực về mạng trên chip, giải thuật định tuyến DOR OXY, kiến trúc Router 5 cổng và kỹ thuật phân xử tranh chấp luồng dữ liệu. Use case: Mở rộng đề tài nghiên cứu về giải thuật định tuyến thích nghi, bảo mật NoC và tối ưu hóa năng lượng vi mạch.
  3. Giảng viên và cơ sở đào tạo đại học chuyên ngành Kỹ thuật Máy tính: Sử dụng luận văn như một tài liệu giảng dạy mẫu mực cho các học phần Thiết kế hệ thống nhúng nâng cao, Kiến trúc máy tính đa xử lý và Thiết kế vi mạch số chuyên nghiệp. Use case: Xây dựng các bài thí nghiệm thực hành kết hợp giữa kit FPGA DE2 và phần mềm giám sát Matlab.
  4. Doanh nghiệp công nghệ và trung tâm R&D bán dẫn: Đánh giá chi phí phần cứng và hiệu năng giữa kiến trúc bus truyền thống và mạng trên chip để lựa chọn giải pháp tối ưu cho sản phẩm thương mại. Use case: Chuyển đổi nền tảng truyền thông nội chip từ bus AMBA sang NoC cho các dòng chip xử lý tín hiệu số (DSP) và vi xử lý IoT đa năng.

Câu hỏi thường gặp

  1. Tại sao mạng trên chip (NoC) lại vượt trội hơn kiến trúc bus truyền thống trên các vi mạch SoC đa lõi? Khi hệ thống tích hợp trên 20 lõi IP, kiến trúc bus chia sẻ gặp hiện tượng tắc nghẽn băng thông và suy hao tín hiệu do đường dây dẫn dài. Mạng trên chip sử dụng các router trung gian truyền dữ liệu theo dạng gói tin, mang lại khả năng truyền thông song song, tính mở rộng cao và giảm độ trễ phân xử trung bình khoảng 15,8%.

  2. Gói tin 49 bit trong nghiên cứu được phân bổ cấu trúc như thế nào để đảm bảo định tuyến chính xác? Gói tin 49 bit bao gồm: 6 bit đầu tiên (bit 48-43) lưu trữ tọa độ định tuyến X-Y, 3 bit cờ trạng thái (bit 42-40) nhận diện loại gói Write/Read/Return, 4 bit (bit 39-36) xác định ID node đích, 28 bit dành cho địa chỉ bộ nhớ hoặc node nguồn và 8 bit cuối cùng là dữ liệu truyền nhận.

  3. Thuật toán định tuyến DOR OXY và cơ chế phân xử ưu tiên trên Router 5 cổng vận hành ra sao? Giải thuật DOR OXY chuyển gói tin dọc theo trục X cho đến khi trùng tọa độ ngang của đích rồi mới chuyển tiếp theo trục Y, giúp tránh hoàn toàn vòng lặp deadlock. Nếu có xung đột ngõ ra, bộ điều khiển sẽ ưu tiên xử lý lần lượt theo thứ tự cố định: cổng Local > North > East > South > West.

  4. Vai trò then chốt của giao diện mạng RNI (Master RNI và Slave RNI) trong hệ thống là gì? RNI đóng vai trò như một card mạng chuyển đổi giao thức giữa các lõi IP và mạng NoC. Master RNI kết nối với Master IP (Dummy Processor) để đóng gói lệnh ghi/đọc gửi vào mạng; Slave RNI kết nối với Slave IP (Dummy Memory, Switch) để giải mã gói tin và trả lời kết quả về cho bộ xử lý.

  5. Hệ thống đã sử dụng những công cụ nào để kiểm chứng thiết kế từ mô phỏng đến phần cứng vật lý? Thiết kế sử dụng ngôn ngữ VHDL trên phần mềm Altera Quartus II, nạp kiểm chứng thực tế trên kit FPGA Cyclone II DE2 hoạt động ở xung nhịp 50 MHz kết hợp hiển thị lưu lượng qua Matlab GUI. Sau đó, mã nguồn RTL được tổng hợp trên Synopsys Design Compiler với thư viện saed90nm để đo đạc diện tích và công suất vi mạch.

Kết luận

  • Xây dựng thành công mô hình mạng trên chip (NoC) dạng lưới 2 chiều 4x4 hoàn chỉnh gồm 16 node mạng giao tiếp thông suốt.
  • Chuẩn hóa cấu trúc Router 5 cổng với cơ chế chuyển mạch Store-and-Forward và định dạng gói tin cố định 49 bit tối ưu tài nguyên logic.
  • Thiết kế hoàn chỉnh hai khối giao tiếp mạng Master RNI và Slave RNI kết nối linh hoạt các lõi xử lý, bộ nhớ, switch và giao tiếp UART.
  • Kiểm chứng thực nghiệm chính xác trên phần cứng Altera Cyclone II FPGA DE2 ở xung nhịp 50 MHz kết hợp giám sát trực quan thời gian thực qua phần mềm Matlab.
  • Đánh giá toàn diện các chỉ số vi mạch trên công nghệ Synopsys 90nm (saed90nm, 1,5V, 100 MHz), chứng minh mức tối ưu hóa cao giúp giảm 18,2% diện tích silicon và 14,5% công suất tiêu thụ.

Đóng góp quan trọng nhất của luận văn là cung cấp một quy trình thiết kế và thực thi mạng trên chip hoàn chỉnh từ mô hình lý thuyết, mô tả phần cứng VHDL, kiểm chứng vật lý trên FPGA đến tổng hợp vi mạch bán dẫn chuẩn công nghiệp. Kế hoạch nghiên cứu tiếp theo trong 6 đến 12 tháng tới sẽ tập trung nâng cấp độ rộng bus lên 32 bit/64 bit và triển khai kỹ thuật kênh ảo (Virtual Channels) nhằm tối đa hóa thông lượng mạng. Hãy ứng dụng ngay kiến trúc NoC đề xuất để nâng cao hiệu năng và độ tin cậy cho các hệ thống vi mạch đa lõi thế hệ mới!