Giới thiệu dự án

Trong kỷ nguyên bùng nổ của Trí tuệ Nhân tạo (AI), Điện toán Biên (Edge Computing) và Internet vạn vật (IoT), nhu cầu về các hệ thống vi xử lý hiệu năng cao với mức tiêu thụ năng lượng cực thấp trở thành bài toán sống còn của ngành công nghiệp bán dẫn. Theo các báo cáo vi mạch toàn cầu, bộ nhớ đệm (Cache Memory) chiếm tới hơn 50% đến 70% tổng diện tích chip và đóng góp hơn 60% tổng công suất tiêu tán trên các bộ xử lý hiện đại đa nhân (Multi-core CPUs/SoCs). Bộ nhớ truy xuất ngẫu nhiên tĩnh (Static Random-Access Memory - SRAM) là lựa chọn hàng đầu cho bộ nhớ đệm nhờ tốc độ truy xuất vượt trội và khả năng duy trì trạng thái dữ liệu mà không cần chu kỳ làm mới (refresh cycles) như DRAM.

Tuy nhiên, khi tiến trình công nghệ CMOS thu nhỏ xuống thang đo nanomet (deep-submicron như 90nm, 65nm và nhỏ hơn), hiện tượng dòng rò (leakage current) và công suất tiêu tán tĩnh (static power dissipation) trở thành rào cản kỹ thuật khắt khe. Cấu trúc ô nhớ SRAM 6T truyền thống (6-Transistor) bộc lộ sự suy giảm nghiêm trọng về biên độ ổn định đọc/ghi (Read/Write Static Noise Margin - SNM) cùng với sự gia tăng đột biến của dòng rò dưới ngưỡng (subthreshold leakage) khi hoạt động ở chế độ chờ (standby mode).

+-------------------------------------------------------------------------+
|                  HỆ THỐNG BỘ NHỚ SRAM 64-BIT (8x8 ARRAY)                |
+-------------------------------------------------------------------------+
|                                                                         |
|   Địa chỉ [A0:A2] ---> [ MẠCH GIẢI MÃ 3:8 ]                            |
|                                |                                        |
|                                v WL[0:7]                                |
|   Tín hiệu PRE   ---> [ MẠCH NẠP TRƯỚC (PRE-CHARGE) ]                  |
|                                |                                        |
|                                v BL / BLB                               |
|   Tín hiệu WE/DATA -> [ MẠCH GHI (WRITE DRIVER) ]                      |
|                                |                                        |
|                                v                                        |
|                   +-------------------------+                           |
|                   |  MA TRẬN Ô NHỚ 64-BIT   | <---> [ CHẾ ĐỘ CHỜ / NGỦ ]|
|                   | (SRAM 10T SLEEP TRANS)  |                           |
|                   +-------------------------+                           |
|                                |                                        |
|                                v                                        |
|   Tín hiệu SE    ---> [ SENSE AMPLIFIER (MẠCH ĐỌC) ] ---> Dữ liệu OUT   |
|                                                                         |
+-------------------------------------------------------------------------+

Đồ án tốt nghiệp "Thiết kế và mô phỏng ô nhớ SRAM công suất thấp" do sinh viên Trần Quang Định thực hiện dưới sự hướng dẫn của ThS. Lê Minh Thành tại Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh (Khoa Điện - Điện tử, Bộ môn Kỹ thuật Máy tính - Viễn thông) tập trung giải quyết toàn diện bài toán tối ưu hóa năng lượng và triệt tiêu dòng rò cho khối ô nhớ tĩnh trên tiến trình CMOS 90nm.

Mục tiêu cụ thể của dự án:

  1. Nghiên cứu và phân tích định lượng các cơ chế dòng rò, công suất tiêu tán ($P_{dynamic}$, $P_{static}$) và độ trễ lan truyền ($T_{PD}$) của cấu trúc SRAM 6T tiêu chuẩn.
  2. Đề xuất và thiết kế kiến trúc ô nhớ SRAM 10T cải tiến tích hợp kỹ thuật transistor ngủ (Sleep Transistors) phân cắt nguồn/đất cùng mạch truyền dẫn pMOS (pMOS pass transistors) nhằm giảm thiểu dòng rò tĩnh và tối ưu độ ổn định.
  3. Tính toán và tối ưu hóa kích thước hình học transistor ($W/L$) thông qua tỷ số kéo lên (Pull-Up Ratio - PR) và tỷ số ô nhớ (Cell Ratio - CR) đáp ứng chuẩn độ ổn định đọc/ghi.
  4. Thiết kế hoàn chỉnh các khối ngoại vi SRAM bao gồm: Mạch nạp trước (Pre-charge circuit), Mạch điều khiển ghi (Write Driver), Mạch khuếch đại cảm nhận đọc (Sense Amplifier), và Mạch giải mã địa chỉ hàng 3-sang-8 (3-to-8 Row Decoder).
  5. Tích hợp và đóng gói ma trận bộ nhớ SRAM 64-bit ($8\times8$), tiến hành mô phỏng kiểm chứng dạng sóng, độ trễ và công suất trên môi trường Cadence Virtuoso / Cadence Spectre ở dải nhiệt độ khắt khe từ -27°C, 27°C đến 127°C và các mức điện áp cấp khác nhau (0.8V, 1.0V, 1.2V).

Phạm vi và giới hạn: Đồ án tập trung vào thiết kế mức sơ đồ nguyên lý (Schematic level), tính toán định cỡ transistor, mô phỏng quá trình chuyển mạch động lực học (transient simulation), đo đạc công suất và độ trễ trên công cụ Cadence Virtuoso sử dụng thư viện tiến trình GPDK 90nm.

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Trong thiết kế vi mạch tích hợp quy mô rất lớn (VLSI), các cấu trúc ô nhớ SRAM cạnh tranh trực tiếp về mặt diện tích silicon, tốc độ đọc/ghi và công suất tiêu thụ:

Tiêu chí phân tích SRAM 6T Chuẩn SRAM 8T Phân lập Đọc SRAM 10T Cải tiến (Đồ án)
Số lượng Transistor 6 (2 pMOS pull-up, 2 nMOS pull-down, 2 nMOS access) 8 (Bổ sung 2 nMOS tạo cổng đọc riêng biệt) 10 (2 access, 3 sleep transistors, 2 pMOS pass, 1 inverter)
Dòng rò tĩnh ($I_{leakage}$) Rất cao do không có cơ chế ngắt nguồn ở chế độ chờ Trung bình (vẫn chịu rò qua đường nguồn liên tục) Cực thấp nhờ transistor ngủ điện áp ngưỡng cao ngắt nguồn/đất
Xung đột Đọc/Ghi Có (đọc phá hủy dữ liệu nếu Cell Ratio không chuẩn) Triệt tiêu xung đột đọc nhờ cổng đọc tách biệt Được bảo vệ nghiêm ngặt nhờ pMOS pass và mạng nMOS kéo xuống
Độ trễ trung bình ($T_{PD}$) Nhanh (~22.5 ps ở 1.0V, 27°C) Nhanh (~25.0 ps) Tối ưu hóa nhờ đường dẫn liên tục từ GND
Mức độ phức tạp Layout Nhỏ gọn nhất ($1\times$) Tăng diện tích ~30% Tăng diện tích ~40-50%, đổi lấy hiệu quả tiết kiệm điện vượt trội 
        YÊU CẦU THIẾT KẾ BỘ NHỚ SRAM (MÔ HÌNH MOSCOW)
  =============================================================
  [MUST HAVE - Bắt buộc]:
   * Đảm bảo tính toàn vẹn dữ liệu Read/Write/Hold không lỗi bit.
   * Tỷ số W/L thỏa mãn CR = 2.5 và PR = 1.2 trên tiến trình 90nm.
   * Triệt tiêu dòng rò tĩnh trong chế độ chờ (Standby Mode).
  -------------------------------------------------------------
  [SHOULD HAVE - Cần có]:
   * Hoạt động ổn định ở dải nhiệt độ công nghiệp (-27°C đến 127°C).
   * Mạch giải mã 3:8 và Sense Amplifier đồng bộ xung nhịp chuẩn.
  -------------------------------------------------------------
  [COULD HAVE - Có thể thêm]:
   * Mở rộng cấu trúc ma trận lên 1KB/4KB với đầy đủ kiểm tra DRC/LVS.
  -------------------------------------------------------------
  [WON'T HAVE - Không thực hiện đợt này]:
   * Băng chip silicon thực tế (Tape-out) và kiểm thử phần cứng vật lý.
  =============================================================

Thiết kế hệ thống

Kiến trúc ô nhớ SRAM 10T được thiết kế dựa trên sơ đồ phối hợp transistor tinh vi nhằm cô lập dòng rò và ổn định điện thế nút lưu trữ:

                            VDD
                             |
                      +--------------+
                      | M_sleep_top  |  (Transistor ngủ pMOS)
                      +--------------+
                             |
             +---------------+---------------+
             |                               |
        +---------+                     +---------+
        |   M1    |                     |   M2    |  (pMOS Pull-Up)
        +---------+                     +---------+
             |                               |
             +------- Q <--------+   +-----> QB -----+
             |       |           |   |       |       |
        +---------+  |           |   |       |  +---------+
        |   M3    |  |           +---+       |  |   M4    |  (nMOS Pull-Down)
        +---------+  |                       |  +---------+
             |       |                       |       |
             +-------+                       +-------+
             |                               |
       +-----------+                   +-----------+
BL <---|    M9     |                   |    M10    |---> BLB (Access Transistors)
(WL)   +-----------+                   +-----------+         (Điều khiển bởi WL)
             |                               |
             +---------------+---------------+
                             |
                      +--------------+
                      | M_sleep_bot  |  (Transistor ngủ nMOS)
                      +--------------+
                             |
                            GND

Ngăn xếp công nghệ và thông số phần cứng thiết kế:

  • Công nghệ mô phỏng: 90nm CMOS Generic Process Design Kit (GPDK090).
  • Phần mềm EDA: Cadence Virtuoso IC6.1.x, mô phỏng mạch tương tự với Cadence Spectre Simulator.
  • Điện áp danh định ($V_{DD}$): 1.0V (dải kiểm thử biến thiên: 0.8V, 1.0V, 1.2V).
  • Chiều dài kênh dẫn chuẩn ($L$): $100\text{ nm}$ cho tất cả transistor nhằm tránh hiệu ứng kênh ngắn cực đoan.
  • Kích thước hình học ($W/L$) của ô nhớ SRAM 6T:
    • pMOS Pull-Up: $W_{PU} = 168\text{ nm}, L_{PU} = 100\text{ nm}$
    • nMOS Pull-Down: $W_{PD} = 350\text{ nm}, L_{PD} = 100\text{ nm}$
    • Transistor truy cập (Access nMOS): $W_{AT} = 140\text{ nm}, L_{AT} = 100\text{ nm}$
  • Kích thước hình học ($W/L$) của ô nhớ SRAM 10T cải tiến:
    • pMOS Pull-Up: $W_{PU} = 174\text{ nm}, L_{PU} = 100\text{ nm}$
    • nMOS Pull-Down: $W_{PD} = 363\text{ nm}, L_{PD} = 100\text{ nm}$
    • Transistor truy cập: $W_{AT} = 145\text{ nm}, L_{AT} = 100\text{ nm}$
    • Transistor dẫn phụ trợ $M_3, M_4$: $W = 120\text{ nm}, L = 100\text{ nm}$
    • Khối ngoại vi (Pre-charge, Sense Amp, Decoder): $W = 120\text{ nm}, L = 100\text{ nm}$.

Cơ sở tính toán tỷ số kéo lên và tỷ số ô nhớ:

  1. Pull-Up Ratio (PR): Tỷ số giữa khả năng dẫn của transistor kéo lên và transistor truy cập: $$PR = \frac{W_{PU} / L_{PU}}{W_{AT} / L_{AT}} = \frac{168 / 100}{140 / 100} = 1.2$$
  2. Cell Ratio (CR): Tỷ số giữa khả năng dẫn của transistor kéo xuống và transistor truy cập: $$CR = \frac{W_{PD} / L_{PD}}{W_{AT} / L_{AT}} = \frac{350 / 100}{140 / 100} = 2.5$$

Giá trị $PR = 1.2$ và $CR = 2.5$ bảo đảm tính năng ghi dữ liệu dễ dàng mà không gây hiện tượng lật bit ngoài ý muốn trong quá trình đọc.

Methodology

Quy trình thiết kế vi mạch tuân thủ nghiêm ngặt chuẩn công nghiệp bán dẫn Custom IC Design Flow:

+---------------------+      +---------------------+      +---------------------+
| PHÂN TÍCH LÝ THUYẾT | ---> |  ĐỊNH CỠ HÌNH HỌC   | ---> | SCHEMATIC CAPTURE   |
| Dòng rò & Độ trễ    |      | Tính toán PR và CR  |      | Cadence Virtuoso    |
+---------------------+      +---------------------+      +---------------------+
                                                                     |
                                                                     v
+---------------------+      +---------------------+      +---------------------+
| KẾT NỐI MA TRẬN 8x8 | <--- | PACKAGING & CELLVIEW| <--- | SPECTRE SIMULATION  |
| Đóng gói 64-Bit     |      | Tạo cổng Symbol     |      | Transient, V, Temp  |
+---------------------+      +---------------------+      +---------------------+
  • Đánh giá rủi ro kỹ thuật: Hiện tượng dòng rò qua tiếp giáp p-n đảo chiều ($I_{junction}$) và dòng rò đường hầm cổng ($I_{gate}$) tăng vọt theo nhiệt độ. Giải pháp đề xuất là kiểm soát chặt chẽ điểm hệ số nhiệt bằng không (Zero Temperature Coefficient - ZTC) và phân bổ transistor ngủ hợp lý.

Implementation và kết quả

Development process

Quá trình hiện thực hóa thiết kế được chia thành 4 giai đoạn logic với các trích đoạn netlist SPICE tiêu chuẩn được xây dựng trực tiếp trong môi trường Cadence:

* ==============================================================================
* NETLIST TRÍCH DẪN KHỐI Ô NHỚ SRAM 10T CÔNG SUẤT THẤP (GPDK 90nm)
* ==============================================================================
.SUBCKT SRAM_10T_CELL BL BLB WL VDD GND SLEEP SLEEP_B Q QB
* Mạng Transistor Ngủ ngắt dòng rò (Sleep Transistors)
MP_SLEEP   VDD_VIRTUAL  SLEEP    VDD          VDD  gpmos W=240n L=100n
MN_SLEEP   GND_VIRTUAL  SLEEP_B  GND          GND  gnmos W=240n L=100n

* Cặp Inverter ghép chéo (Cross-Coupled Inverters)
MP1        Q            QB       VDD_VIRTUAL  VDD  gpmos W=174n L=100n
MN1        Q            QB       GND_VIRTUAL  GND  gnmos W=363n L=100n
MP2        QB           Q        VDD_VIRTUAL  VDD  gpmos W=174n L=100n
MN2        QB           Q        GND_VIRTUAL  GND  gnmos W=363n L=100n

* Mạch pMOS dẫn và Transistor phụ trợ ổn định nút ghi/đọc
MP_PASS1   Q            BL       SLEEP_B      VDD  gpmos W=120n L=100n
MP_PASS2   QB           BLB      SLEEP_B      VDD  gpmos W=120n L=100n

* Transistor truy cập điều khiển bởi Wordline (Access Transistors)
MN_ACC1    BL           WL       Q            GND  gnmos W=145n L=100n
MN_ACC2    BLB          WL       QB           GND  gnmos W=145n L=100n
.ENDS SRAM_10T_CELL

Nguyên lý vận hành chi tiết các khối ngoại vi:

  1. Mạch nạp trước (Pre-charge): Khi tín hiệu $\overline{\text{PRE}} = 0$, hai transistor pMOS $Q_8, Q_9$ sạc hai đường bit $\text{BL}$ và $\text{BLB}$ lên mức điện áp $V_{DD}$. Transistor cân bằng $Q_7$ kích hoạt để triệt tiêu độ lệch áp, giữ $\Delta V_{BL-BLB} \approx 0\text{ V}$.
  2. Mạch điều khiển ghi (Write Driver): Sử dụng các cổng logic kết hợp tín hiệu $\text{WE}$ (Write Enable) và $\text{DATA}$. Khi $\text{WE} = 1, \text{DATA} = 1 \implies \text{BL} = 1, \text{BLB} = 0$, cưỡng bức đảo trạng thái chốt của cell nhớ.
  3. Mạch khuếch đại cảm nhận (Sense Amplifier): Sử dụng cấu trúc cặp vi sai $M_{N9}-M_{N10}$ với tải phản chiếu dòng điện $M_{P7}-M_{P8}$. Khi $\text{SE} = 1$, mạch nhận biết độ chênh lệch điện áp siêu nhỏ ($\Delta V > 50\text{ mV}$) giữa $\text{BL}$ và $\text{BLB}$ để giải mã và khuếch đại thành tín hiệu logic $0\text{ V}$ hoặc $1\text{ V}$ rõ ràng tại đầu ra $\text{OUT}$.

Testing và validation

Hiệu năng của ô nhớ SRAM 6T và 10T được kiểm thử qua hàng trăm chu kỳ chuyển mạch liên tục ở các điều kiện nhiệt độ: $-27^\circ\text{C}$ (môi trường lạnh sâu), $27^\circ\text{C}$ (nhiệt độ phòng tiêu chuẩn) và $127^\circ\text{C}$ (nhiệt độ hoạt động tải cao cực hạn).

Độ trễ lan truyền trung bình được tính theo chuẩn bán dẫn: $$T_{PD} = \frac{t_{PLH} + t_{PHL}}{2}$$

Công suất tiêu thụ trung bình được tích phân trong chu kỳ xung nhịp $T$: $$P_{avg} = \frac{1}{T} \int_{0}^{T} I_{supply}(t) \cdot V_{supply}(t) , dt$$

Bảng tổng hợp kết quả mô phỏng độ trễ và công suất ô nhớ SRAM 6T (Tại $V_{DD} = 1.0\text{ V}$):

Nhiệt độ hoạt động $t_{PLH}$ (ps) $t_{PHL}$ (ps) Độ trễ trung bình $T_{PD}$ (ps) Công suất tiêu thụ trung bình ($P_{avg}$)
$-27^\circ\text{C}$ 24.12 13.08 18.60 19.34 nW
$27^\circ\text{C}$ 29.35 16.14 22.75 46.82 nW
$127^\circ\text{C}$ 44.80 25.20 35.00 134.50 nW

Bảng tổng hợp khảo sát công suất theo các mức điện áp cấp (Tại nhiệt độ chuẩn $27^\circ\text{C}$):

Mức điện áp $V_{DD}$ Công suất SRAM 6T Công suất SRAM 10T (Chế độ Chờ) Tỷ lệ giảm công suất tĩnh
0.8 V 22.15 nW 4.85 nW Giảm 78.1%
1.0 V 46.82 nW 11.20 nW Giảm 76.1%
1.2 V 98.40 nW 26.50 nW Giảm 73.1%

Kết quả đạt được

  • Chức năng logic: Dạng sóng mô phỏng thời gian thực xác nhận 100% độ chính xác của các thao tác Ghi '0', Ghi '1', Đọc '0', Đọc '1' và Duy trì (Hold/Standby) trên cả ô nhớ đơn lẻ lẫn ma trận 64-bit hoàn chỉnh.
  • Tiêu thụ năng lượng: Kiến trúc SRAM 10T triệt tiêu dòng rò tĩnh xuất sắc, giảm công suất tiêu tán ở chế độ chờ tới hơn 76% so với cấu trúc 6T truyền thống tại cùng điều kiện công nghệ 90nm.
  • Tính trọn vẹn của hệ thống: Đóng gói thành công khối IP Core SRAM 64-bit ($8\times 8$) tích hợp bộ giải mã hàng 3:8 và Sense Amplifier hoạt động đồng bộ, không xảy ra xung đột dữ liệu trên đường bit chung.

Đổi mới và đóng góp

  1. Ứng dụng kỹ thuật Power-Gating với Transistor ngủ: Thiết kế sử dụng các transistor ngủ có ngưỡng điện áp cao ($V_{th}$ cao) đóng vai trò như công tắc ảo ngắt kết nối $V_{DD}$ và GND khi ô nhớ ở chế độ chờ, triệt tiêu dòng rò dưới ngưỡng ($I_{sub}$) – nguồn hao phí năng lượng lớn nhất trong vi mạch 90nm.
  2. Mạch pMOS dẫn cân bằng độ trễ: Khắc phục nhược điểm giảm tốc độ truy xuất của các cấu trúc tiết kiệm điện thông thường bằng cách bổ sung nhánh dẫn pMOS phụ trợ, tạo đường xả điện tích liên tục xuống đất trong chu kỳ ghi.
  3. Định cỡ tối ưu tỷ lệ $CR = 2.5$ và $PR = 1.2$: Đạt được điểm cân bằng vàng giữa khả năng chống nhiễu đọc (Read Stability) và khả năng ghi dữ liệu nhanh (Write Margin) mà không làm phình to kích thước ô nhớ.
  4. Phân tích toàn diện hiệu ứng nhiệt độ và ZTC: Làm sáng tỏ quy luật dịch chuyển điện áp ngưỡng và độ linh động của hạt dẫn (electron/hole mobility) từ $-27^\circ\text{C}$ đến $127^\circ\text{C}$, làm tài liệu tham khảo giá trị cho các nghiên cứu thiết kế mạch tích hợp công suất thấp trong nước.

Ứng dụng thực tế và triển khai

Kịch bản ứng dụng công nghiệp

  • Thiết bị đeo thông minh (Wearables) & Cảm biến Y sinh: Các thiết bị y tế cấy ghép hoặc đồng hồ thông minh dành phần lớn thời gian ở chế độ nghỉ (Idle/Standby). Cấu trúc SRAM 10T giúp kéo dài tuổi thọ pin từ vài ngày lên nhiều tuần.
  • Nút mạng không dây IoT chạy năng lượng tự thu nhận (Energy Harvesting): Hoạt động với nguồn năng lượng siêu nhỏ từ ánh sáng hoặc rung động môi trường nhờ khả năng vận hành ổn định ở điện áp thấp $0.8\text{ V}$.
  • Bộ nhớ đệm L1/L2 cho vi xử lý AI Edge: Hỗ trợ tính toán song song ma trận trọng số với mức tiêu thụ điện năng tối thiểu trên mỗi bit xử lý.
+-------------------------------------------------------------------------+
|                  LỘ TRÌNH TRIỂN KHAI THỰC TẾ (ROADMAP)                  |
+-------------------------------------------------------------------------+
| [Giai đoạn 1]: Hoàn thiện Schematic & Đo đạc công suất (Đã hoàn thành)  |
|       |                                                                 |
|       v                                                                 |
| [Giai đoạn 2]: Thiết kế Layout vật lý, chạy kiểm tra DRC & LVS (3 tháng)|
|       |                                                                 |
|       v                                                                 |
| [Giai đoạn 3]: Trích xuất ký sinh (Post-layout R+C Extraction) (2 tháng)|
|       |                                                                 |
|       v                                                                 |
| [Giai đoạn 4]: Tape-out mẫu thử nghiệm (MPW Shuttle 90nm) & Đóng gói IC |
+-------------------------------------------------------------------------+

Hạn chế và hướng phát triển

Hạn chế kỹ thuật

  • Thiết kế dừng lại ở mức mô phỏng sơ đồ nguyên lý (Schematic-level), chưa thực hiện trích xuất tụ điện và điện trở ký sinh sau bố trí hình học (Post-layout parasitic extraction).
  • Diện tích chiếm dụng của ô nhớ 10T lớn hơn khoảng 40-50% so với ô nhớ 6T tiêu chuẩn, đòi hỏi sự đánh đổi (trade-off) về chi phí diện tích silicon.
  • Chưa tích hợp khối kiểm tra và sửa lỗi bit (ECC - Error-Correcting Code) cho các mảng nhớ dung lượng lớn.

Hướng phát triển tương lai

  • Tiến hành thiết kế Layout hoàn chỉnh, vượt qua các bài kiểm tra nghiêm ngặt về luật thiết kế (DRC - Design Rule Check) và so khớp layout với sơ đồ nguyên lý (LVS - Layout Versus Schematic).
  • Mở rộng quy mô dung lượng bộ nhớ lên mức Megabit (1Mb, 4Mb) với cấu trúc phân cấp khối (Hierarchical wordline/bitline architecture).
  • Chuyển đổi và kiểm chứng kiến trúc trên các tiến trình bán dẫn tiên tiến hơn như FinFET 16nm/7nm hoặc công nghệ FD-SOI (Fully Depleted Silicon-On-Insulator) để khai thác tối đa hiệu ứng phân cực thân (Body Biasing).

Đối tượng hưởng lợi

+-------------------+-----------------------------------------------------+
| ĐỐI TƯỢNG         | GIÁ TRỊ VÀ LỢI ÍCH ĐỊNH LƯỢNG MANG LẠI              |
+-------------------+-----------------------------------------------------+
| Sinh viên &       | * Nguồn tài liệu học tập chuẩn xác về thiết kế VLSI.|
| Giảng viên        | * Phương pháp định cỡ transistor PR, CR bài bản.   |
|                   | * Quy trình mô phỏng hoàn chỉnh trên Cadence Spectre|
+-------------------+-----------------------------------------------------+
| Kỹ sư thiết kế    | * Tham chiếu kích thước W/L tối ưu trên GPDK 90nm.  |
| Vi mạch (IC)      | * Mô hình ô nhớ 10T triệt tiêu dòng rò sẵn sàng     |
|                   |   tái sử dụng trong các khối IP nhớ nhúng.          |
+-------------------+-----------------------------------------------------+
| Doanh nghiệp bán  | * Giải pháp giảm hơn 70% công suất rò chế độ chờ.   |
| dẫn & IoT         | * Hạ giá thành quản lý nhiệt và kéo dài thời lượng  |
|                   |   pin cho các dòng sản phẩm vi điều khiển thấp dòng.|
+-------------------+-----------------------------------------------------+

Câu hỏi thường gặp

1. Yêu cầu kỹ thuật phần mềm và môi trường để tái tạo lại thiết kế này là gì?

Hệ thống yêu cầu cài đặt bộ công cụ Cadence EDA Software Suite (bao gồm Cadence Virtuoso Schematic Editor, Spectre Circuit Simulator) hoạt động trên nền tảng hệ điều hành Linux (RHEL/CentOS) và bộ thư viện thiết kế quy trình chuẩn GPDK 90nm (Generic Process Design Kit 90nm).

2. Sự đánh đổi lớn nhất khi nâng cấp từ SRAM 6T lên SRAM 10T là gì?

Sự đánh đổi cốt lõi nằm ở diện tích chip (Area Overhead). Cấu trúc 10T sử dụng thêm 4 transistor cho mỗi bitcell, làm tăng diện tích silicon lên khoảng 40% đến 50%. Tuy nhiên, đổi lại, mạch giảm được hơn 76% công suất rò rỉ tĩnh ở chế độ chờ, đặc biệt giá trị đối với các thiết bị chạy bằng pin.

3. Làm thế nào để giải quyết vấn đề sụt giảm dòng điện khi nhiệt độ môi trường tăng cao lên 127°C?

Khi nhiệt độ tăng từ $27^\circ\text{C}$ lên $127^\circ\text{C}$, độ linh động của hạt dẫn giảm làm tăng độ trễ lan truyền từ $22.75\text{ ps}$ lên $35.00\text{ ps}$. Thiết kế đã tối ưu hóa kích thước transistor để hoạt động gần điểm ZTC (Zero Temperature Coefficient), nơi mà sự biến thiên của điện áp ngưỡng bù trừ cho sự suy giảm độ dẫn, duy trì tính ổn định của mạch.

4. Mạch Sense Amplifier hoạt động như thế nào để nhận biết dữ liệu trong thời gian ngắn nhất?

Mạch Sense Amplifier sử dụng cấu trúc khuếch đại vi sai đối xứng. Khi kích hoạt tín hiệu $\text{SE} = 1$, mạch chỉ cần chênh lệch điện áp cực nhỏ ($\Delta V \approx 50\text{ - }100\text{ mV}$) giữa hai đường $\text{BL}$ và $\text{BLB}$ để kích hoạt phản hồi dương, kéo đầu ra về mức logic hoàn chỉnh ($0\text{ V}$ hoặc $V_{DD}$) trong vòng vài picosecond, giúp tăng tốc độ đọc và giảm năng lượng sạc xả đường bit.

5. Dự án này có thể scale lên các dung lượng lớn hơn như 1KB, 1MB không?

Hoàn toàn khả thi. Bằng cách sử dụng cấu trúc ma trận phân tầng (Bank/Sub-array architecture), kết hợp bộ giải mã địa chỉ cột (Column Decoder) và bộ dồn kênh (Multiplexer), cấu trúc ô nhớ 10T này có thể ghép nối dạng mảng để xây dựng các khối bộ nhớ cache L1/L2 dung lượng lớn mà vẫn duy trì công suất rò ở mức tối thiểu.

Kết luận

Đồ án tốt nghiệp "Thiết kế và mô phỏng ô nhớ SRAM công suất thấp" của sinh viên Trần Quang Định đã giải quyết trọn vẹn và chuyên sâu bài toán triệt tiêu công suất tiêu tán tĩnh trên bộ nhớ bán dẫn tiến trình 90nm. Bằng việc phối hợp linh hoạt giữa kỹ thuật transistor ngủ (Sleep Transistors) và mạch pMOS dẫn phụ trợ, kiến trúc SRAM 10T đề xuất đã chứng minh sự vượt trội khi cắt giảm tới hơn 76% lượng công suất rò rỉ trong chế độ chờ, đồng thời bảo đảm độ ổn định đọc/ghi và tốc độ chuyển mạch picosecond ở dải nhiệt độ công nghiệp khắc nghiệt từ $-27^\circ\text{C}$ đến $127^\circ\text{C}$. Kết quả của đồ án cung cấp một giải pháp thiết kế khả thi, đóng góp thiết thực vào kho tàng nghiên cứu vi mạch số công suất thấp phục vụ trực tiếp cho các hệ thống IoT và Trí tuệ Nhân tạo thế hệ mới.