Bối cảnh và vấn đề nghiên cứu

Trong xu hướng phát triển của các hệ thống số hiện đại, đặc biệt là các lĩnh vực đòi hỏi tốc độ xử lý dữ liệu cao như Internet vạn vật (IoT), Trí tuệ nhân tạo (AI), Học máy (Machine Learning) và công nghệ Web 3.0, nhu cầu về các giải pháp lưu trữ tạm thời tốc độ cao ngày càng trở nên cấp thiết. Bộ nhớ truy xuất ngẫu nhiên tĩnh (SRAM) đóng vai trò là bộ nhớ đệm (cache) chủ đạo trong các bộ xử lý trung tâm và vi điều khiển nhờ ưu điểm truy cập nhanh và duy trì trạng thái dữ liệu mà không cần chu kỳ làm mới như bộ nhớ DRAM. Tuy nhiên, sự thu nhỏ kích thước vi mạch cùng với mật độ tích hợp ngày càng tăng khiến công suất tiêu thụ và dòng rò trong các ô nhớ SRAM trở thành rào cản lớn, đòi hỏi các cấu trúc ô nhớ mới có khả năng tối ưu hóa điện năng và giảm thời gian trễ tín hiệu.

Đồ án tốt nghiệp thực hiện các mục tiêu và nhiệm vụ nghiên cứu cụ thể sau:

  1. Tìm hiểu kiến trúc bộ nhớ SRAM tiêu chuẩn (ô nhớ 6T) và các yếu tố ảnh hưởng đến độ ổn định, công suất tiêu thụ và độ trễ tín hiệu.
  2. Thiết kế cấu trúc ô nhớ SRAM 10T có tích hợp các transistor ngủ (sleep transistors) và mạch pMOS dẫn nhằm giảm thiểu công suất tiêu thụ ở chế độ chờ và tăng tốc độ truy xuất.
  3. Thiết kế và kiểm tra chức năng các khối mạch phụ trợ của bộ nhớ bao gồm mạch nạp trước (pre-charge), mạch ghi (write driver), mạch đọc khuếch đại cảm nhận (sense amplifier) và mạch giải mã địa chỉ 3 sang 8.
  4. Xây dựng sơ đồ nguyên lý và đóng gói bộ nhớ SRAM 1 bit, từ đó mở rộng cấu trúc ma trận để thiết kế hoàn chỉnh mảng bộ nhớ SRAM 64 bit (8 hàng x 8 cột).
  5. Thực hiện mô phỏng hoạt động đọc - ghi, phân tích dạng sóng, tính toán định lượng công suất tiêu thụ và độ trễ lan truyền dưới tác động của các mức điện áp (0,8V; 1,0V; 1,2V) và dải nhiệt độ (-27ºC, 27ºC, 127ºC).

Đối tượng nghiên cứu của đồ án là cấu trúc ô nhớ SRAM 6T, ô nhớ SRAM 10T công suất thấp cùng các khối mạch điều khiển ngoại vi trong bộ nhớ tĩnh. Phạm vi nghiên cứu tập trung vào việc thiết kế ở mức sơ đồ nguyên lý (schematic) và mô phỏng chức năng trên công nghệ bán dẫn CMOS 90nm thông qua bộ công cụ phần mềm Cadence Virtuoso. Giới hạn đề tài không bao gồm việc đo kiểm vật lý trên chip thực tế và không tính toán các chỉ số biên độ nhiễu tĩnh đọc/ghi (SNM) hay phân tích chuyên sâu các thành phần dòng rò riêng lẻ. Nghiên cứu được thực hiện tại Bộ môn Kỹ thuật Máy tính – Viễn thông, Khoa Điện - Điện tử, Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh, hoàn thành vào tháng 06/2024.

Cơ sở lý thuyết và phương pháp

Bộ nhớ SRAM hoạt động dựa trên nguyên lý chốt dữ liệu bằng hai bộ đảo (inverter) mắc chéo hồi tiếp dương. Đồ án sử dụng khung lý thuyết của công nghệ vi mạch CMOS cùng các mô hình vật lý về độ trễ tín hiệu và công suất tiêu thụ trong mạch số:

  • Độ trễ tín hiệu: Được đặc trưng bởi thời gian trễ lan truyền trung bình $T_{PD} = (t_{PLH} + t_{PHL}) / 2$, trong đó $t_{PLH}$ là thời gian trễ khi ngõ ra chuyển từ mức thấp lên mức cao, và $t_{PHL}$ là thời gian trễ khi ngõ ra chuyển từ mức cao xuống mức thấp. Tốc độ chuyển mạch cạnh tín hiệu được xác định qua thời gian tăng $t_r$ (10% lên 90%) và thời gian giảm $t_f$ (90% xuống 10%) theo công thức $t_{rf} = (t_r + t_f) / 2$.
  • Công suất tiêu thụ: Bao gồm công suất động $P_{dynamic}$ (gồm công suất chuyển mạch $P_{switching}$ khi nạp/xả tụ tải và công suất ngắn mạch $P_{shortcircuit}$ khi cả hai mạng transistor cùng dẫn) và công suất tĩnh $P_{static}$ do các nguồn dòng rò gây ra (dòng rò dưới ngưỡng $I_{sub}$, dòng rò xuyên hầm qua lớp điện môi cổng, dòng rò tiếp giáp p-n phân cực ngược, dòng rò cảm ứng cực máng GIDL và dòng hạt mang nóng).
  • Tỷ lệ transistor: Ô nhớ được tối ưu thông qua hai tỷ số hình học quan trọng:
    • Tỷ số kéo lên: $PR = (W_{PU}/L_{PU}) / (W_{AT}/L_{AT})$ giữa transistor kéo lên (pull-up) và transistor truy cập (access transistor).
    • Tỷ số ô nhớ: $CR = (W_{PD}/L_{PD}) / (W_{AT}/L_{AT})$ giữa transistor kéo xuống (pull-down) và transistor truy cập.
  • Hiệu ứng nhiệt độ và điện áp: Phân tích sự suy giảm độ linh động của hạt dẫn và điện áp ngưỡng khi nhiệt độ thay đổi, cùng khái niệm điểm hệ số nhiệt bằng không (Zero Temperature Coefficient - ZTC) nơi hoạt động của transistor không còn phụ thuộc vào biến thiên nhiệt độ.

Phương pháp nghiên cứu thực nghiệm được áp dụng là phương pháp mô phỏng vi mạch ở mức transistor (transistor-level simulation). Tác giả sử dụng bộ phần mềm thiết kế vi mạch chuyên dụng Cadence Virtuoso trên tiến trình công nghệ CMOS 90nm. Dữ liệu nghiên cứu thu thập trực tiếp từ kết quả phân tích dạng sóng quá độ (transient analysis) để đo kiểm các chu kỳ đọc, ghi, duy trì trạng thái, trích xuất giá trị công suất tiêu thụ trung bình và thời gian trễ lan truyền tín hiệu.

Thiết kế và triển khai

Căn cứ vào yêu cầu kỹ thuật trên tiến trình công nghệ CMOS 90nm, thiết kế được phân rã thành các khối chức năng từ mức ô nhớ đơn lẻ đến mảng nhớ tích hợp:

Kiến trúc ô nhớ SRAM 6T và 10T

Ô nhớ 6T gồm 4 transistor tạo thành hai cổng NOT lưu trữ trạng thái chéo (M1, M3 và M2, M4) cùng 2 transistor truy cập (M5, M6) nối với đường từ (Word Line - WL) và hai đường bit bù nhau (Bit Line - BL, BLB). Để đảm bảo ô nhớ không bị phá hủy dữ liệu khi đọc và có thể ghi đè dữ liệu khi ghi, các tỷ số được chọn là $PR = 1,2$ và $CR = 2,5$.

Kiến trúc ô nhớ 10T được xây dựng bổ sung 3 transistor ngủ và 2 mạch dẫn pMOS. Transistor ngủ đóng vai trò như các khóa chuyển mạch ngắt nguồn cung cấp VDD và chân nối đất GND khi ô nhớ ở chế độ chờ, làm giảm đáng kể dòng rò. Mạch pMOS dẫn tham gia vào cả quá trình đọc và ghi, tạo đường dẫn liên tục về đất để rút ngắn thời gian nạp xả, giảm thời gian trễ và tổn hao công suất.

Khối chức năng / Linh kiện Loại transistor Độ rộng kênh ($W$) Chiều dài kênh ($L$) Tỷ số thiết kế
Ô nhớ SRAM 6T pMOS kéo lên 168 nm 100 nm $PR = 1,2$
nMOS kéo xuống 350 nm 100 nm $CR = 2,5$
Transistor truy cập (M5, M6) 140 nm 100 nm —
Ô nhớ SRAM 10T pMOS kéo lên 174 nm 100 nm $PR = 1,2$
nMOS kéo xuống 363 nm 100 nm $CR = 2,5$
Transistor truy cập (M9, M10) 145 nm 100 nm —
Transistor pMOS dẫn (M3, M4) 120 nm 100 nm —
Các khối mạch ngoại vi pMOS và nMOS 120 nm 100 nm Mặc định thư viện

Trong thiết kế ô nhớ SRAM, kích thước pMOS được chọn nhỏ hơn nMOS (ngược lại với cổng logic CMOS thông thường). Thiết kế này nhằm hạn chế dòng điện nạp liên tục mức cao từ VDD gây tỏa nhiệt và hao tổn năng lượng, đồng thời gia tăng khả năng chống nhiễu cho ô nhớ.

Các khối mạch phụ trợ và tích hợp hệ thống

  • Mạch nạp trước (Pre-charge): Sử dụng 3 transistor pMOS, trong đó 2 transistor nạp hai đường bit BL và BLB lên mức cao VDD và 1 transistor cân bằng điện áp giữa hai đường bit khi tín hiệu điều khiển $\text{PRE} = 0$.
  • Mạch ghi (Write driver): Tiếp nhận tín hiệu cho phép ghi WE và tín hiệu dữ liệu DATA qua hệ thống logic cổng AND nhằm phân cực ngược hai đường bit BL và BLB, kéo một trong hai đường xuống mức 0 để nạp dữ liệu vào ô nhớ khi $\text{WE} = 1$.
  • Mạch đọc (Sense amplifier): Sử dụng cấu trúc khuếch đại vi sai gồm cặp transistor vi sai MN9, MN10 nối với hai đường bit, tải phản chiếu dòng điện MP7, MP8, một transistor ổn dòng NM2 và cổng đảo ở ngõ ra; mạch kích hoạt khi có tín hiệu cho phép $\text{SE} = 1$.
  • Mạch giải mã 3 sang 8: Giải mã 3 bit địa chỉ ngõ vào ($A_0, A_1, A_2$) với chân cho phép $E$ để kích hoạt 1 trong 8 đường WL lên mức cao phục vụ truy xuất theo hàng.
  • Tích hợp SRAM 1 bit và SRAM 64 bit: Bộ nhớ SRAM 1 bit được đóng gói từ 1 ô nhớ cùng đầy đủ các mạch nạp trước, mạch ghi và mạch đọc. Mảng SRAM 64 bit được tổ chức theo cấu trúc ma trận 8 hàng $\times$ 8 cột (tương ứng 64 ô nhớ 1 bit), điều khiển kích hoạt hàng thông qua bộ giải mã 3 sang 8.

Nội dung chính theo từng chương

CHƯƠNG 1: TỔNG QUAN

Nội dung chương trình bày bối cảnh chuyển dịch công nghệ toàn cầu với sự bùng nổ của AI, IoT, Web3.0 và vai trò trung tâm của bộ nhớ đệm SRAM trong việc tối ưu hóa tốc độ hệ thống máy tính. Tác giả tiến hành tổng quan các công trình nghiên cứu trong và ngoài nước liên quan đến thiết kế SRAM: nghiên cứu so sánh ô nhớ 8T và 6T trên công nghệ 90nm của Cadence Spectre; nghiên cứu tích hợp SRAM với bộ thiết kế tiến trình hữu cơ (OPDK) sử dụng transistor màng mỏng; thiết kế mảng nhớ SRAM $8 \times 8$ bit trên tiến trình 65nm; và thiết kế layout SRAM 1KB tùy biến hoàn toàn có kiểm tra DRC, LVS. Từ những ưu điểm và hạn chế của các nghiên cứu trước, chương 1 xác định rõ mục tiêu, giới hạn mô phỏng trên phần mềm Cadence Virtuoso 90nm và bố cục 5 chương của đồ án.

CHƯƠNG 2: CƠ SỞ LÝ THUYẾT

Chương 2 thiết lập nền tảng lý thuyết vi mạch bán dẫn. Nội dung đi sâu vào lịch sử và bản chất của công nghệ CMOS; so sánh đặc tính kỹ thuật giữa bộ nhớ SRAM và DRAM. Tác giả phân tích chi tiết bản chất vật lý của độ trễ tín hiệu ($T_{PD}, t_r, t_f$), các thành phần công suất tích cực, công suất động, công suất ngắn mạch và 5 nguồn dòng rò chính trong cấu trúc transistor bán dẫn. Định nghĩa toán học và ý nghĩa vận hành của tỷ số kéo lên ($PR$) và tỷ số ô nhớ ($CR$) được trình bày cụ thể. Chương này cũng phân tích các yếu tố môi trường tác động như nhiệt độ, điện áp nguồn và điểm hệ số nhiệt bằng không (ZTC). Cấu trúc nguyên lý, chức năng linh kiện và bảng trạng thái hoạt động ở 3 chế độ (chờ, đọc, ghi) của ô nhớ SRAM 6T và ô nhớ SRAM 10T được giải thích chi tiết, cùng nguyên lý của mạch nạp trước, mạch ghi, mạch khuếch đại cảm nhận và mạch giải mã 3 sang 8.

CHƯƠNG 3: THIẾT KẾ

Chương 3 cụ thể hóa các yêu cầu kỹ thuật thành sơ đồ nguyên lý mạch chi tiết. Tác giả trình bày sơ đồ khối chức năng của bộ nhớ SRAM 1 bit và cấu trúc ma trận ma trận $8 \times 8$ của bộ nhớ SRAM 64 bit kết hợp khối giải mã địa chỉ. Dựa trên tính toán tỷ số $PR = 1,2$ và $CR = 2,5$, kích thước chiều rộng và chiều dài kênh dẫn ($W/L$) của các transistor trong ô nhớ 6T và 10T được xác lập và trình bày qua bảng thông số. Quy trình thiết kế schematic, bố trí chân ngõ vào/ngõ ra và tạo biểu tượng đóng gói (cellview symbol) được hoàn thiện tuần tự cho từng khối: ô nhớ 6T, ô nhớ 10T, mạch nạp trước, mạch ghi dữ liệu, mạch đọc vi sai và mạch giải mã 3 sang 8. Tác giả cũng giải thích chi tiết cơ sở khoa học của việc lựa chọn kích thước pMOS nhỏ hơn nMOS nhằm hạn chế tiêu tán công suất nhiệt.

CHƯƠNG 4: KẾT QUẢ

Chương 4 cung cấp dữ liệu mô phỏng dạng sóng và các phép tính toán định lượng trên công cụ Cadence Virtuoso:

  • Mô phỏng dạng sóng đọc/ghi thành công cho ô nhớ SRAM 6T và SRAM 10T: kiểm chứng chính xác chu kỳ nạp dữ liệu bit 1 và bit 0 khi $\text{WL} = 1$, cũng như khả năng chốt giữ trạng thái khi $\text{WL} = 0$.
  • Tính toán độ trễ lan truyền và công suất tiêu thụ của ô nhớ SRAM 6T tại điện áp 1V ở 3 mốc nhiệt độ:
    • Ở nhiệt độ -27ºC: $t_{PLH} \approx 24\text{ ps}$, $t_{PHL} \approx 13\text{ ps}$, độ trễ trung bình $T_{PD}$ được xác định, công suất tiêu thụ đạt khoảng $19\text{ nW}$.
    • Ở nhiệt độ 27ºC: $t_{PLH} \approx 29\text{ ps}$, $t_{PHL} \approx 16\text{ ps}$, công suất tiêu thụ đạt khoảng $46\text{ nW}$.
    • Ở nhiệt độ 127ºC: $t_{PLH} \approx 44\text{ ps}$, $t_{PHL} \approx 25\text{ ps}$, công suất tiêu thụ tăng lên khoảng $134\text{ nW}$.
  • Khảo sát biến thiên công suất theo các mức điện áp cấp nguồn tại nhiệt độ phòng (27ºC): thực hiện tại 0,8V; 1,0V và 1,2V.
  • Mô phỏng dạng sóng kiểm chứng chức năng và đo đạc công suất, độ trễ cho từng khối mạch phụ trợ (nạp trước, ghi, đọc vi sai, giải mã 3 sang 8).
  • Tích hợp và mô phỏng hoàn chỉnh sơ đồ nguyên lý của khối bộ nhớ SRAM 1 bit và mảng bộ nhớ SRAM 64 bit sử dụng ô nhớ 10T, kèm theo phần thảo luận, so sánh và đánh giá hiệu năng.

CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN

Chương tổng kết toàn bộ kết quả thực hiện của đồ án so với các mục tiêu ban đầu, xác nhận đã thiết kế và mô phỏng thành công các ô nhớ và hệ thống bộ nhớ SRAM công suất thấp. Tác giả thẳng thắn chỉ ra các điểm giới hạn của đề tài về mặt công nghệ, phạm vi mô phỏng và đề xuất các giải pháp kỹ thuật cần tiếp tục triển khai trong tương lai.

Kết quả và đóng góp

Nghiên cứu đạt được các kết quả kỹ thuật và số liệu mô phỏng thực tế sau:

Đối tượng khảo sát Điều kiện vận hành $t_{PLH}$ $t_{PHL}$ Công suất tiêu thụ
Ô nhớ SRAM 6T Điện áp 1V, Nhiệt độ -27ºC $\approx 24\text{ ps}$ $\approx 13\text{ ps}$ $\approx 19\text{ nW}$
Ô nhớ SRAM 6T Điện áp 1V, Nhiệt độ 27ºC $\approx 29\text{ ps}$ $\approx 16\text{ ps}$ $\approx 46\text{ nW}$
Ô nhớ SRAM 6T Điện áp 1V, Nhiệt độ 127ºC $\approx 44\text{ ps}$ $\approx 25\text{ ps}$ $\approx 134\text{ nW}$
Khối SRAM 6T Nhiệt độ 27ºC, Điện áp biến thiên Khảo sát tại 0,8V; 1,0V; 1,2V — Tăng theo điện áp cấp

Các phát hiện và đóng góp chính của đề tài bao gồm:

  • Kiểm chứng hiệu quả cấu trúc ô nhớ 10T: Việc tích hợp 3 transistor ngủ và mạch dẫn pMOS giúp giải quyết hiện tượng trễ giữa các nút lưu trữ (BL với QB, BLB với Q), ngắt nguồn rò rỉ trong chế độ chờ và duy trì đường dẫn ổn định về đất trong quá trình ghi, hỗ trợ giảm công suất tiêu thụ so với cấu trúc 6T truyền thống.
  • Xác lập mối liên hệ giữa nhiệt độ, điện áp và hiệu năng: Kết quả mô phỏng định lượng chứng minh rõ quy luật: khi nhiệt độ tăng từ -27ºC lên 127ºC, cả thời gian trễ lan truyền và công suất tiêu thụ đều tăng mạnh (công suất tăng từ khoảng 19 nW lên 134 nW ở mức 1V).
  • Hiện thực hóa thiết kế hệ thống mảng nhớ: Không chỉ dừng lại ở ô nhớ đơn lẻ, đồ án đã hoàn thành thiết kế nguyên lý và đóng gói đồng bộ toàn bộ các khối ngoại vi (mạch nạp trước, đọc vi sai, ghi dữ liệu, giải mã 3-8), ghép nối thành công mảng SRAM 64 bit hoạt động đúng chức năng định địa chỉ và truy xuất song song.

Hạn chế và hướng nghiên cứu tiếp

Văn bản đồ án nêu rõ các giới hạn kỹ thuật trong quá trình thực hiện:

  • Thiết kế và kiểm thử mới chỉ được thực hiện thông qua mô phỏng phần mềm trên công cụ Cadence Virtuoso, chưa tiến hành chế tạo và đo kiểm trên phần cứng vi mạch thực tế.
  • Phạm vi nghiên cứu mới chỉ tập trung vào việc tính toán công suất tiêu thụ và thời gian trễ lan truyền; chưa tiến hành mô phỏng và định lượng biên độ nhiễu tĩnh đọc/ghi (SNM - Static Noise Margin) cũng như phân tách chi tiết từng thành phần của công suất rò rỉ.
  • Ở quy mô mảng SRAM 64 bit, công đoạn thiết kế dây nối giữa các khối ô nhớ 1 bit còn phức tạp, cấu trúc ma trận chiếm nhiều diện tích trên bề mặt chip khi mở rộng dung lượng.

Hướng nghiên cứu tiếp theo được tác giả đề xuất:

  • Mở rộng kiểm chứng thiết kế trên các tiến trình công nghệ CMOS bán dẫn tiên tiến hơn với kích thước kênh dẫn nhỏ hơn (dưới 90nm).
  • Nghiên cứu sâu hơn về biên độ ổn định đọc/ghi và tối ưu hóa diện tích bố trí layout vật lý của ô nhớ.
  • Thực hiện đầy đủ quy trình kiểm tra quy tắc thiết kế (DRC) và so khớp layout với sơ đồ nguyên lý (LVS) trên toàn bộ mảng nhớ để hướng tới việc chế tạo phần cứng.

Giá trị tham khảo

Tài liệu đồ án là nguồn tư liệu tham khảo hữu ích cho sinh viên, học viên cao học và kỹ sư thuộc các chuyên ngành Công nghệ Kỹ thuật Điện tử - Viễn thông, Kỹ thuật Máy tính và Thiết kế Vi mạch tích hợp (VLSI).

Các nội dung có giá trị ứng dụng cao gồm:

  • Phương pháp tính toán kích thước hình học kênh dẫn ($W/L$) của transistor dựa trên tỷ số kéo lên ($PR$) và tỷ số ô nhớ ($CR$) nhằm cân bằng giữa tốc độ và độ bền lưu trữ dữ liệu.
  • Kỹ thuật thiết kế chi tiết các khối mạch phụ trợ trong bộ nhớ bán dẫn như mạch khuếch đại cảm nhận dòng vi sai và mạch nạp trước cân bằng điện áp.
  • Quy trình tổ chức ghép nối và đóng gói phân tầng từ ô nhớ 1 bit lên mảng nhớ ma trận nhiều hàng, nhiều cột điều khiển bằng mạch giải mã địa chỉ.

Câu hỏi thường gặp

1. Transistor ngủ và mạch pMOS dẫn trong cấu trúc SRAM 10T có vai trò gì?

Transistor ngủ (sleep transistors) được mắc tại đầu cấp nguồn VDD và chân nối đất GND, hoạt động như các khóa chuyển mạch ngắt nguồn cung cấp khi ô nhớ ở chế độ chờ (standby), giúp ngăn chặn dòng rò không mong muốn. Mạch pMOS dẫn tham gia vào cả quá trình đọc và ghi dữ liệu, tạo đường dẫn liên tục từ đất đến ngõ ra trong quá trình ghi, giúp giảm độ trễ truy cập và tối ưu hóa công suất tiêu thụ của ô nhớ.

2. Tại sao kích thước kênh dẫn của transistor pMOS trong ô nhớ SRAM lại được thiết kế nhỏ hơn nMOS?

Trong các cổng logic CMOS thông thường, kích thước pMOS thường lớn hơn nMOS để bù đắp sự chênh lệch về độ linh động giữa lỗ trống và điện tử. Tuy nhiên, trong ô nhớ SRAM, pMOS có nhiệm vụ dẫn mức điện áp cao từ nguồn VDD để duy trì trạng thái logic "1". Việc dẫn dòng liên tục này tạo ra hiện tượng phát nhiệt và hao phí điện năng lớn. Do đó, việc thu nhỏ kích thước pMOS giúp giảm thiểu tổn thất nhiệt và điện năng tiêu thụ, đồng thời nâng cao khả năng chống nhiễu cho ô nhớ.

3. Tỷ số Pull-up ratio ($PR$) và Cell ratio ($CR$) của ô nhớ SRAM được tác giả lựa chọn bằng bao nhiêu?

Với tiến trình công nghệ 90nm, tác giả lựa chọn tỷ số kéo lên $PR = 1,2$ và tỷ số ô nhớ $CR = 2,5$. Các tỷ số này đảm bảo ô nhớ không làm đảo lộn hay phá hủy dữ liệu đang lưu trong quá trình đọc, đồng thời cho phép mạch ghi dễ dàng thay đổi trạng thái của nút lưu trữ trong quá trình ghi.

4. Nhiệt độ môi trường ảnh hưởng như thế nào đến độ trễ và công suất tiêu thụ của ô nhớ SRAM 6T?

Theo số liệu mô phỏng tại mức điện áp 1V, khi nhiệt độ môi trường tăng từ -27ºC lên 27ºC và đạt 127ºC, độ trễ lan truyền trung bình của ô nhớ tăng dần (ở -27ºC có $t_{PLH} \approx 24\text{ ps}, t_{PHL} \approx 13\text{ ps}$; ở 127ºC tăng lên $t_{PLH} \approx 44\text{ ps}, t_{PHL} \approx 25\text{ ps}$). Đồng thời, công suất tiêu thụ tăng mạnh từ khoảng $19\text{ nW}$ (tại -27ºC) lên $46\text{ nW}$ (tại 27ºC) và đạt $134\text{ nW}$ (tại 127ºC).

5. Mảng bộ nhớ SRAM 64 bit trong đồ án được tổ chức và truy xuất địa chỉ theo phương thức nào?

Mảng bộ nhớ SRAM 64 bit được xây dựng từ ma trận 8 hàng và 8 cột gồm 64 ô nhớ SRAM 1 bit độc lập. Việc truy xuất địa chỉ hàng được điều khiển bởi một mạch giải mã 3 sang 8; khi tín hiệu cho phép $E$ tích cực và 3 bit địa chỉ ngõ vào ($A_0, A_1, A_2$) được xác lập, mạch giải mã sẽ đưa một đường từ (WL) tương ứng lên mức cao để kích hoạt đồng thời 8 ô nhớ trên cùng một hàng.

Kết luận

Đồ án tốt nghiệp của sinh viên Trần Quang Định đã hoàn thành việc nghiên cứu, thiết kế và mô phỏng cấu trúc ô nhớ SRAM 6T tiêu chuẩn cùng ô nhớ SRAM 10T công suất thấp tích hợp transistor ngủ và mạch pMOS dẫn trên tiến trình CMOS 90nm bằng phần mềm Cadence Virtuoso. Công trình đã phân tích định lượng tác động của nhiệt độ và điện áp đến thời gian trễ và công suất tiêu thụ, đồng thời tích hợp thành công mảng bộ nhớ SRAM 64 bit hoàn chỉnh với đầy đủ các khối nạp trước, đọc vi sai, ghi dữ liệu và giải mã địa chỉ. Các kết quả mô phỏng và phương pháp tính toán tỷ lệ kích thước transistor trong đồ án cung cấp tài liệu tham khảo kỹ thuật có giá trị cho việc nghiên cứu và thiết kế các dòng vi mạch nhớ SRAM tiêu thụ năng lượng thấp.