Bối cảnh và vấn đề nghiên cứu

Trong kiến trúc hệ thống máy tính hiện đại và các thiết bị số, bộ nhớ đệm (cache memory) đóng vai trò quyết định đến hiệu năng xử lý tổng thể thông qua việc lưu trữ các dữ liệu thường xuyên được truy cập, giúp giảm thời gian phản hồi của hệ thống. Bộ nhớ truy cập ngẫu nhiên tĩnh (SRAM - Static Random-Access Memory) là lựa chọn hàng đầu cho bộ nhớ đệm nhờ ưu thế không cần chu kỳ làm mới (refresh) như DRAM, tốc độ truy cập cao và độ ổn định dữ liệu tốt. Tuy nhiên, khi công nghệ vi mạch thu nhỏ kích thước và điện áp cung cấp giảm xuống, các cấu trúc ô nhớ SRAM tiêu chuẩn (như SRAM 6T và 8T) bộc lộ nhiều nhược điểm nghiêm trọng:

  • Ở chế độ chờ (standby), xuất hiện nhiều dòng rò gồm dòng rò dưới ngưỡng ($I_{sub}$), dòng rò điện môi cực cổng ($I_{gate}$), và dòng rò tiếp giáp khuếch tán ($I_{june}$), làm gia tăng công suất tiêu thụ tĩnh.
  • Việc sử dụng cặp cổng đảo tiêu chuẩn ghép chéo tạo đường dẫn kết nối trực tiếp giữa nguồn cung cấp ($V_{DD}$) và đất ($V_{SS}$) trong quá trình chuyển trạng thái logic, gây lãng phí năng lượng và kéo dài thời gian đáp ứng.
  • Biên độ dự trữ nhiễu (Noise Margin) của cổng đảo tiêu chuẩn tương đối thấp, khiến ô nhớ dễ bị ảnh hưởng bởi tín hiệu nhiễu điện áp và biến động môi trường, làm suy giảm độ tin cậy lưu trữ.

Nhằm khắc phục các hạn chế trên, đề tài "Thiết kế ô nhớ SRAM 10T dùng cổng đảo Schmitt Trigger" đặt ra các nhiệm vụ nghiên cứu cụ thể:

  1. Nghiên cứu cấu trúc các ô nhớ SRAM sử dụng cổng đảo tiêu chuẩn (SRAM 6T, SRAM 8T) và các kiến trúc cải tiến; từ đó nghiên cứu, đề xuất ô nhớ SRAM 10T sử dụng cổng đảo Schmitt Trigger nhằm khắc phục nhược điểm về dòng rò và độ ổn định của các ô nhớ tiêu chuẩn.
  2. Tiến hành tính toán độ dự trữ nhiễu, mô phỏng các chế độ hoạt động (chờ, đọc, ghi), đo đạc thời gian trễ lan truyền và công suất tiêu thụ trung bình của ô nhớ SRAM 10T ở các điều kiện vận hành khác nhau.

Đối tượng nghiên cứu của khóa luận là các cấu trúc ô nhớ SRAM sử dụng cổng đảo tiêu chuẩn (SRAM 6T, 8T) và ô nhớ SRAM 10T sử dụng cổng đảo Schmitt Trigger nâng cấp. Phạm vi nghiên cứu tập trung vào phân tích đặc tính truyền tải DC, tính toán biên độ dự trữ nhiễu ($NM_H$, $NM_L$), mô phỏng hoạt động chức năng, khảo sát thời gian trễ lan truyền và công suất tiêu thụ trung bình trên phần mềm Cadence Virtuoso sử dụng tiến trình công nghệ CMOS 90nm.

Cơ sở lý thuyết và phương pháp

Khóa luận xây dựng trên nền tảng lý thuyết vi mạch tích hợp CMOS và cấu trúc mảng nhớ bán dẫn:

  • Cấu trúc tổng thể SRAM: Bao gồm mảng ma trận ô nhớ (bitcell array), bộ giải mã hàng/cột, mạch nạp trước (Precharge Circuit) để đưa các đường bit về mức điện áp xác định trước khi đọc/ghi, và bộ khuếch đại cảm nhận (Sense Amplifier) nhằm khuếch đại chênh lệch điện áp giữa các đường bit trong thao tác đọc.
  • Cổng đảo Schmitt Trigger (ST): Mạch Schmitt Trigger chuẩn gồm 6 bóng bán dẫn (nhánh pMOS gồm M4, M6; nhánh nMOS gồm M1, M2; và hai bóng bán dẫn phản hồi M3, M5) có tác dụng thay đổi điện áp ngưỡng chuyển mạch nhờ hiệu ứng nâng điện thế cực nguồn, gia tăng khả năng loại bỏ nhiễu. Trong kiến trúc ST nâng cấp được nhóm tác giả ứng dụng, cơ chế phản hồi chỉ được duy trì ở đường dẫn kéo xuống (pull-down path) thông qua bóng bán dẫn nMOS phản hồi để tăng ngưỡng chuyển mạch khi tín hiệu đầu vào chuyển từ mức '0' lên '1'. Cải tiến này giúp tiết kiệm diện tích (tránh việc tiêu tốn 14 bóng bán dẫn nếu dùng ST đầy đủ) mà vẫn giữ được đặc tính chuyển mạch nhanh và ổn định.
  • Tỷ lệ kích thước bóng bán dẫn: Độ ổn định của ô nhớ phụ thuộc vào Tỷ lệ kéo lên (Pull-up Ratio - $PR$) và Tỷ lệ ô (Cell Ratio - $CR$): $$PR = \frac{W_{PU} / L_{PU}}{W_{AT} / L_{AT}}$$ $$CR = \frac{W_{PD} / L_{PD}}{W_{AT} / L_{AT}}$$ Trong đó $PU$ là bóng bán dẫn kéo lên, $PD$ là bóng bán dẫn kéo xuống, và $AT$ là bóng bán dẫn truy cập (access transistor). Hai tỷ lệ này quyết định tới 70% giá trị biên độ nhiễu tĩnh (Static Noise Margin - SNM).
  • Chỉ số đánh giá: Biên độ dự trữ nhiễu mức thấp $NM_L = V_{IL} - V_{OL}$ và biên độ dự trữ nhiễu mức cao $NM_H = V_{OH} - V_{IH}$, xác định tại các điểm có độ dốc truyền dẫn bằng -1; thời gian trễ lan truyền trung bình $t_{pd} = (t_{pdr} + t_{pdf}) / 2$; công suất tiêu thụ toàn phần $P_{total} = P_{static} + P_{dynamic}$.

Phương pháp nghiên cứu thực hiện qua hai hướng tiếp cận:

  • Phương pháp phân tích lý thuyết: Phân tích nguyên lý phân cực, cơ chế dẫn dòng, phương trình dòng rò và sơ đồ trạng thái của cổng đảo tiêu chuẩn, cổng Schmitt Trigger, SRAM 6T, 8T và 10T.
  • Phương pháp mô phỏng thực nghiệm: Xây dựng sơ đồ nguyên lý (schematic), đóng gói khối chức năng và chạy mô phỏng trên môi trường phần mềm chuyên dụng Cadence Virtuoso với thư viện công nghệ CMOS 90nm. Phương pháp khảo sát bao gồm phân tích đặc tính DC (DC sweep) để trích xuất ngưỡng điện áp dự trữ nhiễu và phân tích quá độ (transient analysis) trong khoảng thời gian 600ns nhằm kiểm tra dạng sóng logic, đo đạc thời gian trễ và công suất tức thời. Dữ liệu khảo sát được thu thập dưới sự biến thiên của điện áp nguồn cấp ($V_{DD}$ từ 0.8V đến 1.2V) và dải nhiệt độ môi trường ($10^\circ\text{C}$, $27^\circ\text{C}$, $80^\circ\text{C}$).

Thiết kế và triển khai hệ thống vi mạch

Hệ thống mô phỏng ô nhớ SRAM 10T hoàn chỉnh được tổ chức thành 4 khối chức năng liên kết thông qua hai đường truyền dữ liệu vi sai là đường bit (BL - Bitline) và đường bit đảo (BLB - Bitline Bar):

Tên khối chức năng Cấu tạo phần cứng Tín hiệu điều khiển Nguyên lý hoạt động theo thiết kế
Mạch nạp trước (Precharge Circuit) 3 bóng bán dẫn pMOS (PM0, PM1, PM2) PRE (tích cực mức thấp 0V) Khi $\text{PRE} = 0$, PM0 và PM1 bật để kéo BL và BLB lên mức điện áp nguồn $V_{DD}$. PM2 bật đóng vai trò cân bằng điện thế giữa BL và BLB, loại bỏ sự chênh lệch điện áp trước chu kỳ đọc/ghi.
Mạch ghi dữ liệu (Write Circuit) Tương đồng mạch chốt D WE (tích cực mức cao 1V), DATA Khi $\text{WE} = 1$: nếu $\text{DATA} = 0$ thì xuất $\text{BL} = 0, \text{BLB} = 1$; nếu $\text{DATA} = 1$ thì xuất $\text{BL} = 1, \text{BLB} = 0$. Khi $\text{WE} = 0$, mạch giữ nguyên mức logic trước đó.
Khối ô nhớ SRAM 10T (Bitcell) 10 bóng bán dẫn (2 pMOS, 8 nMOS) WL (Word Line), BL, BLB Cặp cổng đảo ST nâng cấp ghép chéo đóng vai trò chốt giữ dữ liệu. Hai bóng bán dẫn nMOS truy cập (NM6, NM7) kết nối ô nhớ với BL/BLB khi $\text{WL} = 1$.
Mạch đọc dữ liệu (Sense Amplifier) Tương đồng mạch chốt SR RE (tích cực mức cao 1V), BL, BLB Khi $\text{RE} = 1$: cảm nhận độ lệch điện áp giữa BL và BLB để tái tạo mức logic ngõ ra $\text{D_OUT}$ ($\text{BL}=1, \text{BLB}=0 \rightarrow \text{D_OUT}=1$; ngược lại ra 0). Khi $\text{RE} = 0$, giữ nguyên trạng thái trước đó.

Kích thước hình học (chiều rộng kênh dẫn $W$ và chiều dài kênh dẫn $L$) của 10 bóng bán dẫn trong ô nhớ SRAM 10T được thiết lập cụ thể theo Bảng 3.3 của khóa luận:

Nhóm bóng bán dẫn Ký hiệu linh kiện Chức năng trong ô nhớ Chiều rộng kênh $W$ Chiều dài kênh $L$
pMOS Kéo lên PM0, PM1 Duy trì trạng thái logic '1' 200 nm 100 nm
nMOS Kéo xuống chính NM0, NM2, NM4, NM5 Tạo nhánh xả điện thế và tạo cặp ST 300 nm 100 nm
nMOS Phản hồi ST NM1, NM3 Cơ chế phản hồi nâng ngưỡng chuyển mạch 120 nm 100 nm
nMOS Truy cập NM6, NM7 Kết nối ô nhớ với đường bit BL và BLB 120 nm 100 nm

Quy tắc định kích thước: Kích thước bóng bán dẫn nMOS kéo xuống ($W = 300\text{ nm}$) được chọn lớn hơn pMOS kéo lên ($W = 200\text{ nm}$) nhằm đảm bảo khả năng dẫn dòng xả mạnh, triệt tiêu ảnh hưởng của dòng rò dưới ngưỡng từ pMOS làm lệch mức 0 tại nút lưu trữ. Đồng thời, bóng bán dẫn truy cập có kích thước $W = 120\text{ nm}$ nhằm bảo đảm tỷ lệ Cell Ratio ($CR$) và Pull-up Ratio ($PR$) tối ưu hóa độ ổn định.

Thông số xung kích thích trong môi trường mô phỏng Cadence Virtuoso được thiết lập với chế độ transient thời gian 600ns:

  • Điện áp nguồn: $V_{DD} = 1\text{V}$, $V_{SS} = 0\text{V}$.
  • Xung ghi WE: Chu kỳ 800ns, thời gian trễ trượt (delay) 200ns, thời gian tăng/giảm ($t_r/t_f$) 10ps, biên độ 0V - 1V.
  • Xung nạp trước PRE: Chu kỳ 400ns, thời gian trễ 200ns, thời gian tăng/giảm 10ps, biên độ 1V - 0V.
  • Xung dòng từ WL: Chu kỳ 400ns, thời gian tăng/giảm 10ps, biên độ 0V - 1V.
  • Xung đọc RE: Chu kỳ 400ns, thời gian trễ 400ns, thời gian tăng/giảm 10ps, biên độ 0V - 1V.

Nội dung chính theo từng chương

CHƯƠNG 1: TỔNG QUAN

Chương mở đầu phân tích quá trình tiến hóa của các phương tiện lưu trữ dữ liệu từ sơ khai đến vi mạch bán dẫn hiện đại. Tác giả khẳng định vai trò của SRAM trong việc cấu thành bộ nhớ đệm CPU, hệ thống trên chip (SoC) và mạch tích hợp chuyên dụng (ASIC) đòi hỏi hiệu năng xử lý cao (xử lý đồ họa 3D, video, ứng dụng IoT). Chương này công bố rõ mục tiêu, phương pháp, đối tượng nghiên cứu và giới hạn đề tài: mọi kết quả được thực hiện hoàn toàn trên phần mềm mô phỏng Cadence Virtuoso 90nm, không tiến hành đo kiểm chip vật lý thực tế, không tính toán độ ổn định đọc/ghi chuyên sâu và công suất rò rỉ.

CHƯƠNG 2: CƠ SỞ LÝ THUYẾT

Tác giả hệ thống hóa toàn bộ lý thuyết về tế bào nhớ SRAM và cổng logic:

  • Phân tích nguyên lý cổng đảo CMOS tiêu chuẩn và bảng trạng thái logic.
  • Phân tích nguyên lý cổng Schmitt Trigger tiêu chuẩn (6 transistor) và Schmitt Trigger nâng cấp (loại bỏ phản hồi nhánh kéo lên pMOS, chỉ giữ phản hồi nhánh kéo xuống nMOS).
  • Trình bày đặc tính truyền điện áp DC, chứng minh việc dịch chuyển ngưỡng chuyển mạch của ST giúp ô nhớ phản ứng nhanh và chống nhiễu vượt trội so với cổng đảo tiêu chuẩn.
  • Định nghĩa giải tích các chỉ số: Tỷ lệ $PR$, $CR$, Biên độ dự trữ nhiễu tĩnh ($SNM$), Biên độ dự trữ mức cao/thấp ($NM_H, NM_L$), Thời gian trễ lan truyền ($t_{pd}, t_{pdr}, t_{pdf}$) và các thành phần công suất tiêu thụ ($P_{dynamic}, P_{static}$).
  • Phân tích chi tiết sơ đồ nguyên lý và bảng trạng thái ở 3 chế độ (chờ, đọc, ghi) của SRAM 6T, SRAM 8T và SRAM 10T; chỉ rõ điểm yếu về dòng rò và sụt giảm dự trữ nhiễu của cấu trúc 6T và 8T.

CHƯƠNG 3: THIẾT KẾ Ô NHỚ SRAM 10T DÙNG CỔNG ĐẢO SCHMITT TRIGGER

Chương này hiện thực hóa giải pháp mạch học vi mô:

  • Thiết kế chi tiết sơ đồ nguyên lý mạch nạp trước dùng 3 pMOS và bảng trạng thái tương ứng.
  • Thiết kế mạch ghi dữ liệu dựa trên nguyên lý chốt D nhận tín hiệu WE và DATA.
  • Thiết kế ô nhớ SRAM 10T bitcell với cặp đảo ST nâng cấp gồm 2 pMOS và 6 nMOS cùng 2 nMOS truy cập. Tính toán và chọn lựa kích thước kênh dẫn $W/L$ cho từng transistor theo Bảng 3.3.
  • Thiết kế mạch đọc dữ liệu dựa trên nguyên lý chốt SR điều khiển bởi RE.
  • Đóng gói (symbol packaging) các khối và thiết lập sơ đồ khối phối hợp toàn hệ thống cùng các tham số mô phỏng transient trong 600ns trên Cadence Virtuoso 90nm.

CHƯƠNG 4: KẾT QUẢ THỰC HIỆN

Chương này trình bày các phát hiện định lượng thu được từ môi trường mô phỏng:

  • So sánh đặc tính DC và độ dự trữ nhiễu giữa cổng đảo chuẩn và cổng đảo ST: xác định các điểm dốc -1, cho thấy độ dự trữ nhiễu của cổng ST tăng mạnh ở cả mức logic cao và thấp.
  • Kiểm chứng hoạt động logic: Dạng sóng mô phỏng xác nhận ô nhớ thực hiện chính xác các chu kỳ Ghi $\rightarrow$ Chờ (giữ dữ liệu) $\rightarrow$ Đọc cho cả hai trạng thái $\text{DATA} = 0$ và $\text{DATA} = 1$.
  • Khảo sát thời gian trễ lan truyền ghi và đọc: Phân tích sự phụ thuộc của trễ theo điện áp cấp nguồn (0.8V, 1.0V, 1.2V) và nhiệt độ môi trường ($10^\circ\text{C}, 27^\circ\text{C}, 80^\circ\text{C}$). Trích xuất số liệu trễ chi tiết với độ chính xác ở cấp độ picosecond.
  • Khảo sát công suất tức thời và công suất trung bình dưới tác động của sự biến thiên điện áp cung cấp và nhiệt độ.

CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN

Tổng kết các mục tiêu đã đạt được: hoàn thành thiết kế ô nhớ SRAM 10T dùng cổng đảo ST nâng cấp, mô phỏng đúng chức năng ghi/đọc/chờ, cải thiện độ dự trữ nhiễu, xác định được các giá trị trễ lan truyền và công suất. Đồng thời, tác giả đề xuất định hướng phát triển: tối ưu hóa diện tích layout, đo đạc thêm độ ổn định đọc/ghi và kiểm chứng thiết kế trên các tiến trình công nghệ nhỏ hơn hoặc chế tạo thực tế.

Kết quả và đóng góp

1. Số liệu kết quả thực nghiệm trích xuất từ văn bản

Nghiên cứu đạt được các kết quả định lượng cụ thể qua mô phỏng trên tiến trình 90nm:

So sánh độ dự trữ nhiễu (Trích xuất từ Bảng 4.1):

Thông số điện áp Cổng đảo tiêu chuẩn Cổng đảo Schmitt Trigger (ST) Mức độ cải thiện
Điện áp ngõ vào tối thiểu mức cao ($V_{IH}$) 530 mV 540 mV Tăng 10 mV
Điện áp ngõ vào tối đa mức thấp ($V_{IL}$) 375 mV 515 mV Tăng 140 mV
Điện áp ngõ ra tối thiểu mức cao ($V_{OH}$) 878 mV 983 mV Tăng 105 mV
Điện áp ngõ ra tối đa mức thấp ($V_{OL}$) 138 mV 73 mV Giảm 65 mV
Độ dự trữ nhiễu mức cao ($NM_H$) 348 mV 443 mV Tăng 95 mV (27.3%)
Độ dự trữ nhiễu mức thấp ($NM_L$) 237 mV 442 mV Tăng 205 mV (86.5%)

Khoảng vùng cấm không xác định giữa $V_{IH}$ và $V_{IL}$ của cổng đảo ST thu hẹp xuống chỉ còn 25 mV ($540\text{ mV} - 515\text{ mV}$) so với mức 155 mV ($530\text{ mV} - 375\text{ mV}$) của cổng tiêu chuẩn, minh chứng cho độ dốc chuyển mạch dốc hơn và biên độ ổn định logic cao hơn.

Kết quả đo thời gian trễ lan truyền trong quá trình ghi (ở $27^\circ\text{C}$):

  • Tại điện áp cung cấp $V_{DD} = 0.8\text{V}$:
    • Thời gian trễ từ thấp lên cao: $t_{pdr} = 24.75267\text{ ps}$
    • Thời gian trễ từ cao xuống thấp: $t_{pdf} = 11.66199\text{ ps}$
    • Thời gian trễ lan truyền trung bình: $t_{pd} = 18.20733\text{ ps}$
  • Tại điện áp cung cấp $V_{DD} = 1.0\text{V}$:
    • Thời gian trễ từ thấp lên cao: $t_{pdr} = 18.26170\text{ ps}$
    • Thời gian trễ từ cao xuống thấp: $t_{pdf} = 9.84095\text{ ps}$
    • Thời gian trễ lan truyền trung bình: $t_{pd} = 14.05133\text{ ps}$
    • Nhận xét: Khi điện áp cung cấp tăng từ 0.8V lên 1.0V, thời gian trễ lan truyền trung bình giảm 4.156 ps (giảm khoảng 22.8%), thể hiện tốc độ chuyển mạch nhanh hơn khi tăng điện áp.

2. Giải pháp và đóng góp của đề tài

  • Giải pháp kỹ thuật: Đề xuất ứng dụng cổng đảo Schmitt Trigger nâng cấp vào ô nhớ SRAM 10T, trong đó chỉ sử dụng cơ chế phản hồi bằng transistor nMOS ở đường dẫn kéo xuống mà không cần phản hồi ở nhánh kéo lên pMOS. Thiết kế này giải quyết được bài toán cân bằng giữa độ bền chống nhiễu và diện tích silicon (chỉ dùng 10 bóng bán dẫn thay vì 14 bóng bán dẫn nếu tích hợp Schmitt Trigger tiêu chuẩn đầy đủ).
  • Đóng góp học thuật: Cung cấp mô hình phân tích và kiểm chứng hoàn chỉnh từ cổng logic đơn lẻ đến cụm tế bào nhớ có kèm mạch nạp trước, mạch ghi và mạch đọc cảm nhận; lượng hóa được ưu thế vượt trội của Schmitt Trigger về biên độ dự trữ nhiễu ($NM_H$ tăng 27.3%, $NM_L$ tăng 86.5%) so với cấu trúc cổng đảo tiêu chuẩn trong SRAM 6T truyền thống.

Hạn chế và hướng nghiên cứu tiếp

Khóa luận tự xác định các hạn chế kỹ thuật rõ ràng trong phạm vi nghiên cứu:

  • Giới hạn mô phỏng: Đề tài được thiết kế và xác minh hoàn toàn trên phần mềm mô phỏng Cadence Virtuoso công nghệ 90nm; chưa tiến hành chế tạo vật lý trên tấm wafer silicon (tape-out) nên kết quả mang tính chất tham khảo học thuật, cần kiểm chứng thực nghiệm phần cứng.
  • Thiếu hụt chỉ số đánh giá chuyên sâu: Tác giả không thực hiện tính toán độ ổn định đọc (Read Static Noise Margin - RSNM), độ ổn định ghi (Write Margin) và công suất rò rỉ chi tiết (leakage power components) trong ô nhớ.

Hướng nghiên cứu tiếp theo được tác giả đề xuất:

  • Mở rộng kiểm chứng và tối ưu hóa cấu trúc ô nhớ trên các nút công nghệ bán dẫn tiên tiến hơn (<90nm, FinFET).
  • Tiến hành thiết kế mặt nạ vật lý (layout), kiểm tra DRC/LVS, trích xuất ký sinh (parasitic extraction) và gửi chế tạo thử nghiệm để đo đạc thông số thực tế.
  • Bổ sung các phép đo về độ ổn định đọc/ghi và tối ưu hóa công suất rò rỉ ở chế độ chờ.

Giá trị tham khảo

Đồ án tốt nghiệp là tài liệu tham khảo có giá trị chuyên môn cao cho:

  • Sinh viên và học viên chuyên ngành: Công nghệ Kỹ thuật Điện tử - Viễn thông, Kỹ thuật Vi mạch, Thiết kế phần cứng và Kỹ thuật Máy tính đang làm đồ án hoặc nghiên cứu về bộ nhớ bán dẫn bán tùy biến (semi-custom memory design).
  • Nội dung giá trị nhất để tham khảo:
    • Quy trình thiết kế schematic và định kích cỡ bóng bán dẫn ($W/L$) cho các khối chức năng ngoại vi của mảng nhớ (Mạch nạp trước, Khối ghi dữ liệu, Mạch khuếch đại cảm nhận).
    • Phương pháp xây dựng đồ thị đặc tính DC và quy trình xác định các ngưỡng điện áp $V_{IH}, V_{IL}, V_{OH}, V_{OL}$ tại các điểm có hệ số góc bằng -1 để tính toán biên độ dự trữ nhiễu tĩnh trên phần mềm Cadence Virtuoso.

Câu hỏi thường gặp

1. Ô nhớ SRAM 10T trong đồ án khắc phục nhược điểm tốn diện tích của mạch Schmitt Trigger tiêu chuẩn bằng cách nào?
Mạch Schmitt Trigger tiêu chuẩn đòi hỏi 6 transistor cho mỗi cổng đảo (tổng cộng 14 transistor cho một ô nhớ SRAM hoàn chỉnh). Tác giả đã sử dụng kiến trúc Schmitt Trigger nâng cấp, chỉ đặt cơ chế phản hồi tại nhánh kéo xuống (pull-down) thông qua bóng bán dẫn nMOS (NM1, NM3) và loại bỏ phản hồi ở nhánh kéo lên pMOS, giúp giảm tổng số bóng bán dẫn của ô nhớ xuống còn 10 transistor mà vẫn duy trì khả năng chống nhiễu.

2. Kích thước hình học ($W/L$) của các bóng bán dẫn trong ô nhớ SRAM 10T được lựa chọn cụ thể ra sao?
Theo Bảng 3.3 của khóa luận, chiều dài kênh dẫn của tất cả các transistor đều cố định ở $L = 100\text{ nm}$. Chiều rộng kênh dẫn $W$ được phân bổ theo chức năng: cặp pMOS kéo lên (PM0, PM1) có $W = 200\text{ nm}$; các transistor nMOS kéo xuống chính (NM0, NM2, NM4, NM5) có $W = 300\text{ nm}$; hai transistor nMOS phản hồi Schmitt Trigger (NM1, NM3) và hai transistor nMOS truy cập (NM6, NM7) có $W = 120\text{ nm}$.

3. Mạch nạp trước (Precharge Circuit) có cấu tạo và nguyên lý hoạt động như thế nào?
Mạch nạp trước gồm 3 bóng bán dẫn pMOS (PM0, PM1, PM2). Khi chân điều khiển PRE ở mức tích cực thấp ($\text{PRE} = 0$), PM0 và PM1 dẫn để kéo điện áp hai đường bit BL và BLB lên mức $V_{DD}$, đồng thời PM2 dẫn để nối tắt BL với BLB, giúp cân bằng mức điện thế giữa hai đường bit trước khi tiến hành đọc hoặc ghi.

4. Dữ liệu mô phỏng chứng minh cổng đảo Schmitt Trigger có khả năng chống nhiễu tốt hơn cổng đảo tiêu chuẩn như thế nào?
Theo kết quả mô phỏng tại Bảng 4.1, độ dự trữ nhiễu mức cao ($NM_H$) của cổng ST đạt 443 mV (so với 348 mV của cổng chuẩn, tăng 95 mV) và độ dự trữ nhiễu mức thấp ($NM_L$) đạt 442 mV (so với 237 mV của cổng chuẩn, tăng 205 mV). Đồng thời, khoảng điện áp không xác định ($V_{IH} - V_{IL}$) của cổng ST chỉ là 25 mV, nhỏ hơn rất nhiều so với mức 155 mV của cổng chuẩn.

5. Thời gian trễ lan truyền ghi của ô nhớ SRAM 10T thay đổi thế nào khi điện áp cung cấp tăng từ 0.8V lên 1.0V ở $27^\circ\text{C}$?
Thời gian trễ lan truyền trung bình trong thao tác ghi ($t_{pd}$) giảm từ $18.20733\text{ ps}$ (ở $V_{DD} = 0.8\text{V}$, với $t_{pdr} = 24.75267\text{ ps}, t_{pdf} = 11.66199\text{ ps}$) xuống còn $14.05133\text{ ps}$ (ở $V_{DD} = 1.0\text{V}$, với $t_{pdr} = 18.26170\text{ ps}, t_{pdf} = 9.84095\text{ ps}$).

Kết luận

Khóa luận tốt nghiệp của sinh viên Hà Thanh Đức và Lê Thanh Hải đã thiết kế và mô phỏng thành công ô nhớ SRAM 10T sử dụng cấu hình cổng đảo Schmitt Trigger nâng cấp trên tiến trình công nghệ CMOS 90nm bằng phần mềm Cadence Virtuoso. Kết quả nghiên cứu chứng minh giải pháp đề xuất cải thiện vượt bậc biên độ dự trữ nhiễu ở cả hai mức logic ($NM_H = 443\text{ mV}$, $NM_L = 442\text{ mV}$) và đạt thời gian trễ lan truyền ghi ở mức picosecond ($14.05133\text{ ps}$ tại 1V, $27^\circ\text{C}$). Công trình cung cấp tài liệu kỹ thuật có giá trị thực tiễn cao cho việc nghiên cứu, tối ưu hóa các mạch nhớ SRAM bán tùy biến phục vụ bộ nhớ đệm hiệu năng cao.