Tổng quan nghiên cứu

Lộ trình số hóa truyền hình mặt đất theo Quyết định số 2451/QĐ-TTg của Thủ tướng Chính phủ và định hướng phát triển công nghệ vi mạch theo Quyết định số 6358/QĐ-UBND của Ủy ban nhân dân Thành phố Hồ Chí Minh đã đặt ra nhu cầu cấp thiết về việc làm chủ công nghệ thiết kế vi mạch tích hợp cao tần (RFIC). Từ ngày 01 tháng 04 năm 2014, quy chuẩn bắt buộc tất cả thiết bị truyền hình sản xuất và nhập khẩu tại Việt Nam phải tích hợp chuẩn DVB-T2. Thách thức kỹ thuật lớn nhất đặt ra cho khối thu cao tần (RF tuner) là khả năng thu nhận các tín hiệu vô tuyến cực nhỏ từ 5 microvolt tương đương âm 100 dBm, đồng thời phải kháng cự được các nguồn can nhiễu công suất lớn lên tới 300 millivolt trong dải tần số rộng.

Mục tiêu cốt lõi của nghiên cứu là phân tích, thiết kế nguyên lý, mô phỏng và thực hiện bố trí hình học vi mạch (layout) cho bộ trộn tần băng rộng hoàn chỉnh ứng dụng trong máy thu truyền hình số DVB-T2 trên nền tảng công nghệ bán dẫn 130 nanomet CMOS. Phạm vi nghiên cứu tập trung xử lý tín hiệu trên toàn bộ hai dải băng tần truyền hình số quốc gia là VHF từ 174 megahertz đến 230 megahertz và UHF từ 470 megahertz đến 806 megahertz. Nghiên cứu thực hiện giải quyết trọn vẹn chuỗi ba khối chức năng gồm: mạch lọc nhiều pha (RF Polyphase Filter) tạo tín hiệu vi sai vuông pha dải tần 120 megahertz đến 1260 megahertz, bộ trộn tần cân bằng kép (Double-balanced Quadrature Mixer) triệt hài, và mạch khuếch đại tỉ số điện áp - dòng điện (TIA) tích hợp cơ chế tự hiệu chỉnh sai lệch pha biên độ.

Ý nghĩa thực tiễn của công trình thể hiện qua việc giảm thiểu tối đa kích thước vi mạch, hạ giá thành đóng gói nhờ loại bỏ các bộ lọc ngoài SAW cồng kềnh, tối ưu hóa mức tiêu thụ năng lượng và đóng góp trực tiếp vào nguồn lực thiết kế vi mạch nội địa phục vụ thị trường thiết bị giải mã Set-top-box tại Việt Nam.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu ứng dụng mô hình lục giác thiết kế cao tần (RF Design Hexagon) để cân bằng toàn diện 6 thông số kỹ thuật then chốt: độ lợi (Gain), hệ số nhiễu (Noise Figure), tính tuyến tính (Linearity/IP3), dải tần hoạt động (Frequency), điện áp nguồn cung cấp và mức tiêu thụ công suất.

Để giải quyết triệt để bài toán suy giảm chất lượng thu do tần số ảnh gây ra, nghiên cứu áp dụng lý thuyết đổi tần vuông pha trong kiến trúc máy thu trung tần thấp (Low-IF Quadrature Receiver). Tỉ lệ triệt tần số ảnh (Image Rejection Ratio - IRR) được phân tích dựa trên sự mất cân bằng biên độ và độ lệch pha giữa hai nhánh đồng pha (I) và vuông pha (Q) theo công thức toán học xác định. Khi sai lệch biên độ chạm mức 5 phần trăm và sai lệch pha vượt ngưỡng 5 độ, tỉ số IRR bị suy giảm nghiêm trọng xuống chỉ còn khoảng 26 dB.

Nghiên cứu tích hợp lý thuyết phân tích ba nguồn nhiễu nội tại cơ bản trong linh kiện bán dẫn gồm: nhiễu nhiệt Johnson-Nyquist tỷ lệ thuận với nhiệt độ tuyệt đối và giá trị điện trở, nhiễu hạt Schottky xuất hiện qua các chuyển tiếp tiếp giáp bán dẫn, và nhiễu nghịch tần (flicker noise 1/f) phát sinh do bẫy hạt mang điện ở bề mặt kênh dẫn MOSFET. Hệ số nhiễu tổng thể của hệ thống nối tầng được xây dựng dựa trên công thức Friis mở rộng có hiệu chỉnh cho các mạng phối hợp trở kháng thực tế khác chuẩn 50 Ohm. Các khái niệm trung tâm bao gồm: điểm nén công suất 1dB (P1dB), điểm chặn giao thoa bậc 3 ngõ ra (OIP3), và nguyên lý chuyển đổi tín hiệu vi sai cân bằng nhằm triệt tiêu hoàn toàn thành phần méo phi tuyến bậc chẵn.

Phương pháp nghiên cứu

Nguồn dữ liệu kiểm chứng và thông số thiết kế được trích xuất trực tiếp từ quy chuẩn kỹ thuật quốc gia QCVN 63:2012/BTTTT về thiết bị thu truyền hình số mặt đất DVB-T2, áp dụng cho các chế độ điều chế từ QPSK đến 256QAM với kích thước khối biến đổi FFT từ 1k đến 32k trên băng thông kênh 7.77 megahertz (mở rộng chuẩn 8 megahertz).

Nghiên cứu áp dụng phương pháp chọn mẫu thiết kế thông số linh kiện theo mô hình tập trung (lumped elements) với 4 tầng lọc RC vi sai ghép nối tiếp. Phương pháp này được lựa chọn thay vì các cấu trúc đường truyền vi dải Branch-line Coupler hay Schiffman vì ưu thế thu nhỏ diện tích phiến silicon và tích hợp toàn phần trên chip CMOS. Bộ trộn tần được chọn theo cấu trúc khóa chuyển mạch MOSFET thụ động/tích cực cân bằng kép nhằm loại bỏ hiện tượng rò rỉ dao động nội (LO leakage) và giảm thiểu tác động của nhiễu 1/f tại tần số trung tần thấp.

Quy trình phân tích và thiết kế được tiến hành trên môi trường tự động hóa thiết kế điện tử chuyên dụng (EDA Tools) theo chu trình 5 bước nghiêm ngặt: tính toán lý thuyết giải tích, thiết kế sơ đồ nguyên lý (Schematic Design), mô phỏng đáp ứng tuần hoàn PSS/PNoise trên các góc công nghệ (Process Corners: Fast-Fast, Typical-Typical, Slow-Slow) với dải nhiệt độ từ âm 40 độ C đến dương 85 độ C, thiết kế vật lý layout vi mạch đối xứng, và mô phỏng kiểm tra sau layout (Post-layout Extraction) có tính đến điện dung và điện trở ký sinh.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình mô phỏng và đo kiểm sau layout của các khối vi mạch mang lại các kết quả vượt trội, đáp ứng chính xác các tiêu chuẩn khắt khe của hệ thống máy thu DVB-T2:

Thứ nhất, khối tạo tín hiệu vi sai vuông pha RF Polyphase Filter 4 tầng hoạt động ổn định trên toàn bộ dải thông từ 120 megahertz đến 1260 megahertz, bao phủ hoàn toàn hai dải tần VHF (174 - 230 megahertz) và UHF (470 - 806 megahertz). Độ lệch pha giữa hai nhánh I và Q sau tối ưu hóa được khống chế ở mức dưới 1.5 độ trên toàn dải, độ suy hao công suất duy trì ở mức âm 10 dB và hệ số nhiễu đạt giá trị 10 dB.

Thứ hai, khối trộn tần vuông pha cân bằng kép (IQ Mixer) thực hiện chuyển đổi thành công tín hiệu RF băng rộng về dải trung tần IF từ 1 megahertz đến 9 megahertz với tần số trung tâm 5 megahertz. Mạch thể hiện khả năng triệt hài bậc 2 gần như tuyệt đối, hệ số cách ly giữa cổng dao động nội (LO) và cổng RF đạt trên 45 dB, ngăn chặn hiệu quả hiện tượng tự trộn tần tạo điện áp lệch DC (DC Offset).

Thứ ba, khối khuếch đại tỉ số điện áp - dòng điện (TIA) tích hợp OpAmp vi sai hai tầng có mạch hồi tiếp chế độ chung (CMFB) đã chứng minh khả năng tự hiệu chỉnh sai lệch pha tín hiệu ngõ vào lên tới 50 độ. Thông qua ma trận điện trở chuyển mạch kỹ thuật số, sai lệch pha ngõ ra sau hiệu chỉnh được kéo giảm từ 50 độ xuống dưới 0.5 độ, đảm bảo tỉ số triệt tín hiệu ảnh IRR của hệ thống luôn duy trì trên 40 dB.

Thứ tư, khi ghép nối liên hoàn khối Mixer và TIA, toàn chuỗi đạt độ lợi công suất 6 dB, hệ số nhiễu tổng thể đạt 15 dB và công suất điểm chặn bậc 3 ngõ ra (OIP3) đạt mức 20 dBm tại các tần số sóng mang thử nghiệm 183 megahertz và 807 megahertz.

Thảo luận kết quả

Nguyên nhân giúp bộ lọc polyphase 4 tầng đạt được băng thông cực rộng từ 120 megahertz đến 1260 megahertz là nhờ kỹ thuật bố trí so le các tần số cắt cực điểm của từng tầng RC, giúp bù trừ suy hao và ổn định pha qua các miền tần số kế cận. Việc sử dụng mạng khóa chuyển mạch cân bằng kép trong khối mixer giúp giảm thiểu tác động của nhiễu 1/f, vì dòng phân cực DC qua các transistor chuyển mạch được triệt tiêu, từ đó duy trì hệ số nhiễu ở mức 15 dB ngay tại dải tần số IF 5 megahertz.

So sánh với các nghiên cứu sử dụng cấu trúc đổi tần trực tiếp Zero-IF, giải pháp trung tần thấp kết hợp mạch TIA hiệu chỉnh pha số cho thấy khả năng duy trì độ nhạy máy thu cao hơn khoảng 20 phần trăm khi môi trường xuất hiện can nhiễu ngõ vào lớn tới 300 millivolt. Tỉ số IRR đạt trên 40 dB vượt xa mức yêu cầu tối thiểu 30 dB của chuẩn truyền hình số mặt đất.

Dữ liệu mô phỏng hiệu năng được trực quan hóa qua biểu đồ phân bố sai lệch pha theo tần số, đồ thị đáp ứng biên độ - tần số của OpAmp, đặc tuyến điểm nén 1dB và bảng đối sánh các trạng thái công nghệ Fast-Fast so với Slow-Slow. Các kết quả post-layout chỉ ra rằng điện dung ký sinh làm suy giảm độ lợi khoảng 0.8 dB và tăng hệ số nhiễu thêm 0.5 dB so với mô phỏng nguyên lý, đây là mức sai số nằm trong giới hạn dung sai cho phép của tiến trình sản xuất bán dẫn 130 nanomet.

Đề xuất và khuyến nghị

Dựa trên kết quả nghiên cứu và thực tế phát triển ngành công nghiệp bán dẫn, tác giả đề xuất 4 giải pháp trọng tâm nhằm hoàn thiện và thương mại hóa sản phẩm:

Thứ nhất, tiến hành tích hợp nguyên khối bộ khuếch đại tạp âm thấp (LNA) băng rộng trực tiếp lên cùng phiến silicon với bộ trộn tần và TIA. Mục tiêu đặt ra là hạ thấp hệ số nhiễu của toàn bộ khối front-end xuống dưới 4.5 dB, cải thiện độ nhạy đầu vào lên mức âm 105 dBm trong khung thời gian 12 tháng, do nhóm nghiên cứu vi mạch cao tần tại các trường đại học chủ trì thực hiện.

Thứ hai, thiết kế bổ sung khối điều khiển logic tự động (Auto-calibration Digital Engine) trên chip để nhận diện và tự động lập trình ma trận điện trở TIA. Mục tiêu kiểm soát sai lệch pha ngõ ra dưới 0.2 độ với thời gian xác lập dưới 1 millisecond, thực hiện trong vòng 6 tháng bởi các kỹ sư thiết kế phần cứng số và xử lý tín hiệu.

Thứ ba, chuyển dịch tiến trình chế tạo từ công nghệ 130 nanomet sang công nghệ 65 nanomet hoặc 40 nanomet CMOS RF. Giải pháp này giúp cắt giảm 40 phần trăm diện tích chiếm dụng silicon của phiến chip và tiết kiệm 35 phần trăm mức tiêu thụ năng lượng của thiết bị, thực hiện theo lộ trình trung hạn 18 tháng với sự phối hợp của các trung tâm ươm tạo vi mạch quốc gia.

Thứ tư, tối ưu hóa cấu trúc bố trí vật lý layout bằng cách áp dụng kỹ thuật bọc chắn kim loại đa lớp (Multi-layer Guard Rings and Shielding). Mục tiêu nâng cao hệ số cách ly giữa cổng LO và RF lên trên 55 dB, hạn chế tối đa hiện tượng tán xạ sóng điện từ nội chip, thực hiện trong vòng 3 tháng do các chuyên gia thiết kế layout vi mạch đảm trách.

Đối tượng nên tham khảo luận văn

Nội dung và kết quả của luận văn mang lại giá trị học thuật và ứng dụng thực tiễn cao cho 4 nhóm đối tượng chính:

Nhóm thứ nhất là các kỹ sư thiết kế vi mạch cao tần (RFIC Design Engineers) tại các trung tâm nghiên cứu và doanh nghiệp vi điện tử. Nhóm này có thể khai thác trực tiếp các công thức quy đổi trở kháng thực tế, sơ đồ ma trận bù pha TIA và kỹ thuật layout đối xứng để áp dụng vào các dự án phát triển chip thu phát không dây.

Nhóm thứ hai là các nhà nghiên cứu, học viên cao học và sinh viên chuyên ngành Kỹ thuật Viễn thông, Điện tử - Vi mạch. Luận văn cung cấp tài liệu tham khảo bài bản về lý thuyết máy thu vô tuyến, phương pháp phân tích nhiễu hệ thống nối tầng và quy trình mô phỏng toàn diện trên phần mềm thiết kế chuyên dụng.

Nhóm thứ ba là các doanh nghiệp sản xuất thiết bị viễn thông, thiết bị giải mã truyền hình số Set-top-box và Smart TV. Đơn vị sản xuất có thể tham khảo kiến trúc vi mạch để định hướng nội địa hóa linh kiện, giảm phụ thuộc vào các module nhập khẩu và hạ giá thành sản phẩm thương mại.

Nhóm thứ tư là các giảng viên và cơ sở đào tạo đại học kỹ thuật. Công trình là nguồn học liệu giá trị phục vụ công tác giảng dạy các môn học chuyên sâu như Thiết kế vi mạch tích hợp tương tự, Kỹ thuật siêu cao tần và Hệ thống truyền thông số thế hệ mới.

Câu hỏi thường gặp

Câu hỏi thứ nhất: Tại sao nghiên cứu lại lựa chọn cấu trúc máy thu vuông pha cân bằng thay vì máy thu đổi tần trực tiếp Zero-IF? Trả lời: Cấu trúc đổi tần trực tiếp thường xuyên đối mặt với hiện tượng rò rỉ dao động nội dẫn đến điện áp lệch DC (DC offset) và chịu ảnh hưởng nặng nề bởi nhiễu 1/f tại tần số 0 Hz. Cấu trúc vuông pha cân bằng đưa tín hiệu về dải trung tần thấp 5 megahertz, giúp triệt tiêu hoàn toàn DC offset, giảm nhiễu 1/f và tăng cường tỉ lệ triệt tần số ảnh lên trên 40 dB.

Câu hỏi thứ hai: Vai trò cốt lõi của mạch lọc nhiều pha RF Polyphase Filter trong thiết kế này là gì? Trả lời: Bộ lọc nhiều pha 4 tầng RC có nhiệm vụ biến đổi tín hiệu vi sai đơn kênh thành hệ tín hiệu vi sai vuông pha 4 pha cân bằng trên dải tần số cực rộng 120 megahertz đến 1260 megahertz. Đây là điều kiện tiên quyết để bộ trộn tần cân bằng kép thực hiện chức năng triệt tần số ảnh mà không cần sử dụng bộ lọc ngoài SAW.

Câu hỏi thứ ba: Mạch TIA thực hiện cơ chế bù sai lệch pha và biên độ tín hiệu IQ như thế nào? Trả lời: Mạch TIA tích hợp mạng điện trở chuyển mạch nMOS được điều khiển bằng các bit số. Khi tín hiệu sau bộ trộn tần xuất hiện sai lệch pha lên tới 50 độ do sai số chế tạo linh kiện, việc đóng ngắt các khóa bán dẫn sẽ thay đổi giá trị điện trở hồi tiếp, từ đó hiệu chỉnh góc lệch pha ngõ ra về dưới 0.5 độ.

Câu hỏi thứ tư: Ưu điểm nổi bật của tiến trình công nghệ 130 nanomet CMOS trong thiết kế vi mạch cao tần là gì? Trả lời: Công nghệ 130 nanomet CMOS mang lại sự cân bằng tối ưu giữa tần số cắt chuyển mạch của transistor, mức độ tích hợp linh kiện thụ động trên chip, giá thành chế tạo thử nghiệm hợp lý và khả năng kiểm soát tốt dòng rò so với các tiến trình công nghệ cũ hơn.

Câu hỏi thứ năm: Làm thế nào để chuyển đổi chính xác các thông số đo kiểm từ hệ thống chuẩn 50 Ohm sang hệ thống vi mạch thực tế? Trả lời: Nghiên cứu đã thiết lập hệ thống công thức giải tích chuyển đổi cho độ lợi công suất, công suất nén P1dB, điểm chặn OIP3 và hệ số nhiễu NF. Bằng cách tính toán hệ số phối hợp trở kháng ngõ vào và ngõ ra thực tế của từng tầng, các thông số chuẩn hóa 50 Ohm được ánh xạ chính xác sang trở kháng thực của chip.

Kết luận

Luận văn đã giải quyết toàn diện bài toán thiết kế bộ trộn tần băng rộng cho máy thu truyền hình số mặt đất DVB-T2 với các đóng góp trọng tâm:

  • Hoàn thiện thiết kế sơ đồ nguyên lý và layout bộ lọc nhiều pha 4 tầng RC hoạt động ổn định trên dải tần rộng từ 120 megahertz đến 1260 megahertz với độ suy hao âm 10 dB.
  • Chế tạo thành công bộ trộn tần vuông pha cân bằng kép trên công nghệ 130 nanomet CMOS, đáp ứng dải trung tần IF 1 đến 9 megahertz với độ cách ly cổng trên 45 dB.
  • Phát triển cấu trúc mạch TIA vi sai tích hợp ma trận điện trở kỹ thuật số, có khả năng tự hiệu chỉnh sai lệch pha ngõ vào từ 50 độ xuống dưới 0.5 độ.
  • Đạt được các chỉ số hiệu năng tổng thể ấn tượng cho chuỗi Mixer - TIA gồm độ lợi công suất 6 dB, hệ số nhiễu 15 dB và công suất OIP3 đạt 20 dBm.
  • Đóng góp hệ thống công thức quy đổi toán học chuẩn xác giữa hệ thống đo 50 Ohm và trở kháng vi mạch thực tế, làm cơ sở tin cậy cho việc đo kiểm vi mạch cao tần.

Kế hoạch phát triển tiếp theo là tiến hành gửi băng từ chế tạo thử nghiệm (Tape-out MPW) trong khung thời gian 6 đến 9 tháng tới để đo kiểm thực tế trên phiến silicon. Các tổ chức nghiên cứu và doanh nghiệp vi điện tử quan tâm đến việc ứng dụng cấu trúc chip thu DVB-T2 có thể kết nối trực tiếp để tiếp nhận chuyển giao công nghệ và hợp tác phát triển các hệ thống vi mạch tích hợp quy mô lớn (SoC).