Khóa Luận Tốt Nghiệp: Thiết Kế Bộ Giải Tốc Trên FPGA Cho Mạng Nơ-Ron Tích Chập

Khóa luận trình bày thiết kế bộ gia tốc trên FPGA cho mạng nơ ron tích chập, ứng dụng tính toán ngẫu nhiên trong kỹ thuật máy tính.

Chuyên ngành

Kỹ Thuật Máy Tính

Người đăng

Ẩn danh

Thể loại

khóa luận tốt nghiệp

2024

103
1
0

Phí lưu trữ

35 Point

Mục lục chi tiết

LỜI CẢM ƠN

1. CHƯƠNG 1: LÍ DO CHỌN ĐỀ TÀI. ĐỐI TƯỢNG VÀ PHẠM VI NGHIÊN CỨU

2. CHƯƠNG 2: CÁC HƯỚNG NGHIÊN CỨU HIỆN NAY VÀ ĐÁNH GIÁ

3. CHƯƠNG 3: MẠNG NƠ-RON TÍCH CHẬP LÀ GÌ. CẤU TRÚC MẠNG NƠ-RON TÍCH CHẬP

3.1. Hàm kích hoạt. Lớp gộp - Pooling LAYER. Lớp kết nối toàn bộ - Fully-Connected Layer. Lớp phân loại — Classification Layer. Giới thiệu về 1-D CNN. Kiến trúc mạng Lenet-5. Khái quát ECG và QRS complex. Giới thiệu về phương pháp tính toán ngẫu nhiên. Định dạng của phương pháp tính toán ngẫu nhiên. Định dạng Unipolar. Định dạng Bipolar. Các phép tính số học ngẫu nhiên. Accumulation Parallel Counter. Hàm kích hoạt bằng phương pháp tính toán ngẫu nhiên.

3.2. KIẾN TRÚC PHẦN CỨNG. Kiến trúc phần cứng Lenet-5. Kiến trúc tổng quát. Quá trình truyền dữ liệu. Bộ tạo chuỗi số ngẫu nhiên. Kiến trúc lớp tích chập. Lớp tích chập thứ nhất. Lớp tích chập thứ hai. Hàm kích hoạt Tanh.

3.3. Lớp Fully Connected. Phương pháp chia sẻ bộ tạo số ngẫu nhiên. Kiến trúc phần cứng phát hiện QRS. Bộ tạo số bậc 0. Kiến trúc lớp tích chập và fully-connected. Bộ Tanh cấu hình theo lớp. Lớp phân loại.

4. CHƯƠNG 4: KIẾN TRÚC PHẦN CỨNG

5. CHƯƠNG 5: THỬ NGHIỆM VÀ ĐÁNH GIÁ KẾT QUẢ

5.1. Giới thiệu về phần cứng FPGA ZCU102. Tính năng chính. Tài nguyên phần cứng. Kiểm thử.

5.2. Quá trình kiểm thử. Kiểm tra quá trình truyền dữ liệu. Số chu kỳ hoạt động. Số chu kỳ của quá trình ghi/đọc DMA. Phát hiện QRS. Số chu kỳ của Btanh. Số chu kỳ bộ Counter. Số chu kỳ của từng lớp.

5.3. Tập dữ liệu.

5.4. Kết quả đạt được và đánh giá FPGA. Phát hiện QRS. Kết quả đạt được và đánh giá ASIC. Thời gian thực thi.

6. CHƯƠNG 6: KẾT LUẬN

7. CHƯƠNG 7: HƯỚNG PHÁT TRIỂN TƯƠNG LAI

DANH MỤC HÌNH

DANH MỤC BẢNG

DANH MỤC TỪ VIẾT TẮT

TÓM TẮT KHÓA LUẬN

Tóm tắt

I. Tổng quan về thiết kế bộ giải tốc trên FPGA cho mạng nơ ron tích chập

Thiết kế bộ giải tốc trên FPGA cho mạng nơ-ron tích chập (CNN) đang trở thành một xu hướng quan trọng trong lĩnh vực học sâu. Mạng nơ-ron tích chập là một trong những mô hình học sâu tiềm năng, được ứng dụng rộng rãi trong nhiều lĩnh vực như nhận diện hình ảnh, phân loại và phát hiện đối tượng. Việc tối ưu hóa hiệu suất của các mô hình này trên FPGA không chỉ giúp giảm thiểu diện tích mà còn tiết kiệm năng lượng, đáp ứng nhu cầu ngày càng cao của các thiết bị nhúng.

1.1. Mạng nơ ron tích chập là gì và ứng dụng của nó

Mạng nơ-ron tích chập (CNN) là một loại mạng nơ-ron được thiết kế đặc biệt để xử lý dữ liệu có cấu trúc dạng lưới, như hình ảnh. CNN đã chứng minh được hiệu quả vượt trội trong các bài toán nhận diện và phân loại hình ảnh, nhờ vào khả năng tự động trích xuất đặc trưng mà không cần sự can thiệp của con người.

1.2. FPGA và vai trò của nó trong thiết kế bộ giải tốc

FPGA (Field-Programmable Gate Array) là một loại mạch tích hợp có thể lập trình lại, cho phép thiết kế các hệ thống phần cứng tùy chỉnh. Việc sử dụng FPGA trong thiết kế bộ giải tốc cho mạng nơ-ron tích chập giúp tối ưu hóa hiệu suất tính toán, giảm thiểu độ trễ và tiết kiệm năng lượng.

II. Thách thức trong thiết kế bộ giải tốc cho mạng nơ ron tích chập

Mặc dù có nhiều lợi ích, việc thiết kế bộ giải tốc cho mạng nơ-ron tích chập trên FPGA cũng gặp phải nhiều thách thức. Các vấn đề như tối ưu hóa diện tích, tiêu thụ năng lượng và hiệu suất tính toán là những yếu tố quan trọng cần được xem xét. Đặc biệt, việc duy trì độ chính xác của mô hình trong khi giảm thiểu tài nguyên phần cứng là một bài toán khó.

2.1. Vấn đề về diện tích và năng lượng

Một trong những thách thức lớn nhất trong thiết kế bộ giải tốc là làm sao để giảm diện tích sử dụng trên FPGA mà vẫn đảm bảo hiệu suất. Việc này đòi hỏi các kỹ thuật tối ưu hóa phức tạp để cân bằng giữa diện tích và hiệu suất tính toán.

2.2. Đảm bảo độ chính xác của mô hình

Khi giảm thiểu tài nguyên phần cứng, độ chính xác của mô hình có thể bị ảnh hưởng. Việc tìm ra các phương pháp để duy trì độ chính xác trong khi tối ưu hóa diện tích và năng lượng là một thách thức lớn trong nghiên cứu này.

III. Phương pháp thiết kế bộ giải tốc trên FPGA cho mạng nơ ron tích chập

Để giải quyết các thách thức trong thiết kế bộ giải tốc, nhiều phương pháp đã được đề xuất. Các phương pháp này không chỉ tập trung vào việc tối ưu hóa diện tích và năng lượng mà còn đảm bảo hiệu suất tính toán của mạng nơ-ron tích chập.

3.1. Sử dụng phương pháp tính toán ngẫu nhiên

Phương pháp tính toán ngẫu nhiên (Stochastic Computing) là một kỹ thuật hứa hẹn giúp giảm thiểu diện tích và năng lượng tiêu thụ. Phương pháp này cho phép thực hiện các phép toán phức tạp bằng cách sử dụng các phép toán đơn giản hơn, từ đó giảm thiểu tài nguyên phần cứng cần thiết.

3.2. Tối ưu hóa kiến trúc phần cứng

Việc tối ưu hóa kiến trúc phần cứng là rất quan trọng để đạt được hiệu suất cao. Các kỹ thuật như chia sẻ tài nguyên và tối ưu hóa đường truyền dữ liệu có thể giúp cải thiện hiệu suất tổng thể của bộ giải tốc trên FPGA.

IV. Ứng dụng thực tiễn của bộ giải tốc trên FPGA cho mạng nơ ron tích chập

Bộ giải tốc trên FPGA cho mạng nơ-ron tích chập đã được ứng dụng trong nhiều lĩnh vực khác nhau, từ nhận diện hình ảnh đến y sinh. Các ứng dụng này không chỉ giúp cải thiện hiệu suất mà còn mở ra nhiều cơ hội mới trong nghiên cứu và phát triển.

4.1. Ứng dụng trong nhận diện hình ảnh

Bộ giải tốc trên FPGA đã được sử dụng để phát triển các hệ thống nhận diện hình ảnh hiệu quả, giúp cải thiện độ chính xác và tốc độ xử lý. Các ứng dụng này có thể được tìm thấy trong nhiều lĩnh vực như an ninh, giao thông và thương mại điện tử.

4.2. Ứng dụng trong y sinh

Trong lĩnh vực y sinh, bộ giải tốc trên FPGA đã được áp dụng để phát hiện các rối loạn tim mạch thông qua phân tích tín hiệu ECG. Việc này không chỉ giúp cải thiện độ chính xác trong chẩn đoán mà còn tiết kiệm năng lượng cho các thiết bị y tế nhỏ gọn.

V. Kết luận và hướng phát triển tương lai của bộ giải tốc trên FPGA

Kết luận từ nghiên cứu cho thấy bộ giải tốc trên FPGA cho mạng nơ-ron tích chập có tiềm năng lớn trong việc tối ưu hóa hiệu suất và tiết kiệm năng lượng. Hướng phát triển tương lai sẽ tập trung vào việc cải thiện độ chính xác và mở rộng ứng dụng của công nghệ này.

5.1. Tiềm năng phát triển trong nghiên cứu

Nghiên cứu về bộ giải tốc trên FPGA sẽ tiếp tục được mở rộng, với nhiều cải tiến về công nghệ và phương pháp. Việc áp dụng các kỹ thuật mới sẽ giúp nâng cao hiệu suất và giảm thiểu chi phí sản xuất.

5.2. Hướng đi mới trong ứng dụng

Các ứng dụng của bộ giải tốc trên FPGA sẽ không chỉ dừng lại ở nhận diện hình ảnh và y sinh, mà còn mở rộng sang nhiều lĩnh vực khác như tự động hóa, robot và Internet of Things (IoT).

10/07/2025
Khóa luận tốt nghiệp kỹ thuật máy tính thiết kế bộ gia tốc trên fpga cho mạng nơ ron tích chập dựa trên tính toán ngẫu nhiên

Trích đoạn nội dung tài liệu

Chương 1. Lí do chọn đề tài Ngày nay các công nghệ máy học đang trở nên phát triển và được áp dụng vào nhiều khía cạnh của cuộc sống ví dụ tìm kiếm trang web, khuyến khích mua sắm và lọc nội dung trên các trang mạng xã hội [1]. Tuy nhiên, các kỹ thuật máy học ngày nay bị giới hạn bởi khả năng tự động trích xuất các đặc trưng quan trọng mà phải thực hiện một công bởi các bộ trích xuất đặc trưng. Do đó, phương pháp học sâu ra đời với nhiều ưu điểm nổi bật nhờ tận dụng kiến trúc của các biểu diễn da mức dé học được các đặc trưng phức tạp [1].

Mỗi biểu diễn đa mức sẽ được tính toán thông qua biến đổi từ mức trừu tượng thấp bởi những hàm phi tuyến tính đơn giản. Học sâu đóng vai trò đáng ké trong việc tăng cường khả năng học hỏi của máy hoc thông qua học những dữ liệu từ những lớp này với những đặc trưng khác nhau mà không cân sự can thiệp của con người vào quá trình trích xuât đặc trưng [2]. Mạng nơ-ron tích chập là một trong những mạng trí tuệ nhân tạo đầy tiềm năng dựa trên học sâu và có thê được xem như là một cách tiếp cận cho hầu hết các ứng dụng về nhận diện và phát hiện vật thé [2]. DCNNs đã chứng minh được độ hiệu qua của minh qua các ứng dụng về hiểu nội dung ảnh, phân loại anh, phân loại video và xác định vật thể [2].

Tuy nhiên, bởi vì cấu trúc theo chiều sâu của nó, hiệu năng của mạng nơ-ron tích chập phụ thuộc rất nhiều khả năng của tài nguyên phần cứng. Những phần cứng này có thể trải dài từ những máy chủ hiệu suất cao cho đến các vi xử lí đồ họa cho tới bộ gia tốc khả năng tính toán song song được sử dụng rộng rãi từ học thuật cho tới công nghiệp. Hơn thế nữa, các bộ gia tốc CNN luôn được sự quan tâm lớn và được đầu tư rất lớn vào các nghiên cứu nhằm có thể cải thiện cũng như nâng cao hiệu suất của CNN. Gần đây, việc nhúng các mô hình CNN vào những thiết bị nhúng gon nhẹ yêu cầu năng lượng cũng như mức độ tiêu thụ năng lượng thấp.

Vì lí do đó, sự cấp thiết cho một thiết kế cũng như kỹ thuật có thé đảm bảo được tài nguyên phần cứng nhỏ gọn với một nguồn năng lượng thấp là thực sự cần thiết [3] [2]. Tính toán ngẫu nhiên (SC) là một mô hình tính toán mới có tiềm năng trong việc đáp ứng được những ràng buộc về diện tích và năng lượng. Phương pháp này có thể thể đơn giản hóa những hiện thực phức tạp của các bộ tính toán số học. Từ đó đơn sẽ giảm đi diện tích cần thực hiện và kéo theo mức độ tiêu thụ năng lượng thấp [3].

Phương pháp tinh toán ngẫu nhiên sử dụng một số xác suất được biểu diễn dưới dạng một chuỗi bit. Điều này giúp cho việc thực hiện các phép tính nhân hoặc cộng trở nên đơn giản bằng các công AND và MUX. Bởi vi ưu điểm này, nó có tiềm năng trong việc ứng dụng kỹ thuật tính toán này vào các mô hình máy học và được kỳ vọng có thê giảm đi điện năng tiêu thụ và diện tích phần cứng [3]. Dựa theo nghiên cứu của tô chức y tế thế giới (WHO), các bệnh tim mạch (CVDs) đang dẫn đầu thé giới về tỉ lệ tử vong [4].

Tỉ lệ mắc và tử vong của nhiều bệnh đang có tăng dần trong những năm gần đây và có xu hướng trẻ hóa qua từng năm. ECG là một yếu tô quyết định trong việc quan sát các chức năng của tim mạch và xác định được các rối loạn nhịp tim bằng cách trích xuất các thông tin cần thiết như QRS, khoảng thời gian RR, biên độ và hình dạng sóng [5]. ECG phản ánh các hoạt động điện của tim bao gồm các dạng sóng khác nhau biểu thị sự phân cực hoặc khử cực của tim. Phức hợp QRS là một yếu tố quan trọng trong đó, phản ánh sự co bóp của tim.

Bởi vì hình dạng đặc biệt của nó, và thực tế là các sóng ECG thường nhỏ do đó phức hợp QRS đóng một vai trò quan trọng trong việc cung cấp những thông tin quan trọng nhất trong việc tự động xác định nhịp tim. Ngoài ra phức hợp QRS được ứng dụng trong việc đo nhịp tim và xác định được rất nhiều bệnh tim mạch khác nhau. Mục đích Đề tài được thực hiện với mục đích ứng dụng một giải pháp trong việc giảm di lượng tài nguyên phần cứng trong quá trình hiện thực các mạng nơ-ron nhân tạo. Việc giảm đi diện tích dẫn đến giảm đi mức tiêu thụ năng lượng từ đó đáp ứng được các ràng buộc về mặt năng lượng đối với các thiết bị nhỏ gọn.

Các yếu tố về năng lượng luôn là một van dé cap thiệt đôi với các nhà sản xuât các thiệt bị di động và đeo tay bởi vì người dùng luôn đòi hỏi thời gian sử dụng đủ lâu mà vẫn đáp ứng được độ nhỏ gọn của các thiết bị dẫn tới sự hạn chế về dung lượng pin. Ngoài ra, việc giảm đi tài nguyên phần cứng còn có ích cho việc đủ không gian cho việc tích hợp các chức năng khác nhưng vẫn đảm bảo được diện tích nhỏ gọn. Các thiết bị đeo tay hoặc các thiết bị y tế nhỏ gọn được tích hợp máy học nhằm nâng cao hiệu quả ngày càng phô biến rộng rãi vì nhu cầu giám sát sức khỏe cá nhân tăng, đặc biệt là việc theo dõi sức khỏe tim mạch luôn được chú trọng bởi vì số lượng người mắc và chết vì các bệnh về tim mạch luôn tăng qua từng năm. Do đó việc giảm đi kích thước các mô hình máy học sẽ có lợi trong việc tích hợp thêm nhiêu các mô hình máy học phục vụ cho những nhu câu khác nhau.

Hiện nay, việc ứng dụng phương pháp tính toán ngẫu nhiên vào các mô hình máy học cho y sinh chưa từng có vì sự sụt giảm về độ chính xác của nó, do đó, đề tài còn hướng đến việc đánh giá tiềm năng của phương pháp tính toán ngẫu nhiên ở trên các mô hình y sinh. Việc đánh giá được tiềm năng là cần thiết vì sẽ phát hiện được những ưu điểm cũng như nhược điểm. Do đó sẽ thuận lợi cho việc phát các nghiên cứu trong tương lai nhăm cải thiện các yêu điêm hiện tại. Tiềm năng của phương pháp tính toán ngẫu nhiên là rất lớn vì phương pháp này cho phép hiện thực tính toán song song nhiều phép tính những vẫn đảm bảo được lượng tài nguyên phần cứng nhỏ.

Đối với các mô hình máy học, việc sử dụng GPU nhằm dé được hiệu quả về mặt tính toán nhưng đồng thời GPU luôn là một thiết bị tiêu thụ năng lượng lớn đồng thời còn có diện tích lớn. Phương pháp tính toán ngẫu nhiên có thể đảm khả năng thực hiện song song nhưng vẫn đảm bảo được các yếu tố diện tích và năng lượng. Đối tượng và phạm vi nghiên cứu Đề tài tập trung vào mô hình Lenet-5 dé ứng dụng phương pháp tính toán ngẫu nhiên từ đó có thé so sánh và đánh giá với các nghiên cứu khác. Ngoài ra đề tài còn sử dụng một mô hình phát hiện QRS dé thử nghiệm phương pháp tính toán ngẫu nhiên vào một ứng dụng y sinh nhằm phát hiện ưu nhược điểm của phương pháp này vào các ứng dụng y sinh từ đó có thể cải thiện các nhược điểm này trong tương lai.

Bang mạch có thé cấu hình được (FPGA) sẽ được sử dung dé đánh giá hiệu quả thực tế của cả hai mô hình. Công cụ Synopsys Design Compiler được sử dụng với mục đích tổng hợp thiết kế từ đó có được những kết quả về diện tích và năng lượng cũng như tần số của mạch. Mô hình Lenet-5 sẽ được đánh giá trên tập dữ liệu MNIST và phát hiện QRS sẽ được đánh giá trên tập MIT-BIH. TONG QUAN Chương 2 sé mô tả các hướng nghiên cứu về SC trên thé giới cũng như đánh giá về các nghiên cứu đã được thực hiện ngày nay.

Những điều này sẽ giúp có những cái nhìn tổng quan hơn về đề tài cũng như những cải tiến đã giúp cho việc tối ưu về diện tích và năng lượng. Các hướng nghiên cứu hiện nay và đánh giá Hiện nay, trên thế giới đã có nhiều nghiên cứu về phương pháp tính toán ngẫu nhiên. Những nghiên cứu này đã được cho thấy cũng như chứng minh được độ hiệu quả của về mặt diện tích cũng như mức tiêu thụ năng lượng của mô hình khi áp dụng phương pháp. Việc này cho thấy cũng kết quả tích cực và thé hiện rõ tiềm năng của nó.

Các nghiên cứu luôn hướng tới việc đạt được các diện tích nhỏ gọn nhất đồng thời vẫn giữ được độ chính xác ở mức tốt so với các hiện thực thông thường. Việc này giúp loại bỏ đi phép tính chia cũng như hàm mũ giúp đạt được diện tích nhỏ gọn hơn so với các hiện thực tanh trên phần cứng. Tuy nhiên, [6] đã chứng minh về sự ảnh hưởng của giá trị gần 0 sẽ có giá trị sai lệch lớn hơn so với các giá trị nằm xa giá trị 0. [7] đã đề xuất một phương pháp sử mới cho việc tính toán phép cộng bằng việc sử dụng một bộ đếm song song (APC), thay thế cho phép tính cộng bằng cổng OR hoặc công MUX.

[2] cũng đã đưa ra những phép đo thể hiện ưu điểm của bộ APC trong việc tăng số lượng đầu vào cho bộ APC cũng giúp giảm đi sộ sai lệch của nó, mở ra khả năng tính toán song song một cách tối ưu nhất. Các nghiên cứu này đã tạo ra nhiều tiền đề cho việc cải tiến các mạch tính toán sau này, và mang lại nhiều giá trị trong việc tôi ưu các mạch tính toán cua SC. Bên cạnh những ý tưởng cải tiến về các mạch cho các phép tính cũng như hàm kích hoạt. Việc tối ưu bộ tạo số ngẫu nhiên trong cách thiết kế sử dụng phương pháp tính toán ngẫu nhiên là thật sự sự cần thiết dé có thé dam bảo được độ chính xác cao.

[8] đã đề suất một phương pháp cải tiến bộ tạo số ngẫu nhiên sử dụng Linear Feedback Shift Register (LESR) bằng một phương pháp low-disperency giúp chuỗi số đầu ra trở nên ngẫu nhiên hơn từ đó đạt được mức độ chính xác cao hơn. Tuy nhiên, mặc dù giải pháp đề xuất đã chứng minh được ưu điểm của nó về mặc chính xác nhưng vẫn có nhược điểm là yêu cầu nhiều LFSR hơn và cần nhiều mạch tổ hợp hơn trong quá trình tạo ngẫu nhiên. Dẫn đến mật độ diện tích so với LFSR truyền thống cao hơn.

Nội dung được bảo vệ bản quyền — Tải xuống đầy đủ

Tài liệu "Thiết Kế Bộ Giải Tốc Trên FPGA Cho Mạng Nơ-Ron Tích Chập" cung cấp cái nhìn sâu sắc về cách thiết kế và tối ưu hóa bộ giải tốc cho mạng nơ-ron tích chập trên nền tảng FPGA. Bài viết nhấn mạnh những lợi ích của việc sử dụng FPGA trong việc tăng tốc độ xử lý và hiệu suất của các mô hình học sâu, đặc biệt trong các ứng dụng nhận dạng hình ảnh. Độc giả sẽ tìm thấy các phương pháp thiết kế cụ thể, cũng như các ví dụ thực tiễn giúp họ hiểu rõ hơn về cách áp dụng công nghệ này trong các dự án của mình.

Để mở rộng kiến thức của bạn về chủ đề này, bạn có thể tham khảo tài liệu Triển khai mạng nơron tích chập trên nền tảng fpga và ứng dụng trong nhận dạng ảnh. Tài liệu này sẽ cung cấp thêm thông tin về cách triển khai mạng nơ-ron tích chập trên FPGA và ứng dụng của nó trong nhận dạng ảnh, giúp bạn có cái nhìn toàn diện hơn về lĩnh vực này.