Nghiên Cứu và Thiết Kế Hệ Thống Bus Truyền Thông Tốc Độ Cao AMBA AHB

Luận văn thạc sĩ nghiên cứu thiết kế và thực hiện bus truyền thông tốc độ cao AMBA AHB, ứng dụng trong hệ thống nhúng và vi điều khiển.

• Tác giả: Phan Hải Phong
• Trường học: Đại Học Quốc Gia Hà Nội
• Chuyên ngành: Công Nghệ
• Đề tài: Nghiên Cứu, Thiết Kế Và Thực Hiện Bus Truyền Thông Tốc Độ Cao AMBA AHB
• Loại tài liệu: Luận Văn Thạc Sỹ
• Năm xuất bản: 2009
• Địa điểm: Hà Nội

Mục lục chi tiết

• DANH MỤC CÁC KÝ HIỆU, CÁC CHỮ VIẾT TẮT
• DANH MỤC CÁC BẢNG
• DANH MỤC CÁC HÌNH VẼ, ĐỒ THỊ
• GIỚI THIỆU CHUNG
• 1. Chương 1: Hệ thống trên chip và vấn đề truyền thông trên chip
• 1.1. Hệ thống trên chip - lịch sử và xu thế phát triển
• 1.2. Tổng quan về phương pháp thiết kế hệ thống trên chip
• 1.3. Vấn đề truyền thông trên chip
• 2. Chương 2: Hệ thống bus AMBA AHB
• 2.1. Tổng quan về hệ thống bus tốc độ cao AMBA AHB
• 2.2. Mô hình và hoạt động chung của bus AMBA AHB
• 2.2.1. Mô hình một hệ thống AMBA AHB
• 2.2.2. Hoạt động của hệ thống AMBA AHB
• 2.3. Các chế độ truyền của bus AMBA AHB
• 2.3.1. Quá trình truyền cơ bản, không có trạng thái đợi
• 2.3.2. Quá trình truyền cơ bản, có trạng thái đợi
• 2.3.3. Quá trình truyền theo khối (burst transfer)
• 2.3.4. Thông báo về quá trình truyền của bus chủ
• 2.3.5. Phân chia một quá trình truyền
• 2.4. Hoạt động phân xử bus
• 2.5. Phản hồi truyền của Slave
• 3. Chương 3: Xây dựng và mô hình hoá hệ thống bus AMBA AHB
• 3.1. Bài toán thiết kế và mô hình đề xuất
• 3.1.1. Mô hình phân quyền của bộ phân xử bus
• 3.1.2. Mô hình giao tiếp giữa bus chủ và lõi IP
• 3.1.3. Mô hình giao tiếp giữa bus tớ và lõi IP
• 3.2. Các tín hiệu trên bus chủ
• 3.3. Máy trạng thái mô tả hoạt động của bus chủ
• 3.4. Các tín hiệu trên bus tớ
• 3.5. Máy trạng thái mô tả hoạt động của bus tớ
• 3.6. Bộ phân xử
• 3.6.1. Các tín hiệu của bộ phân xử
• 3.6.2. Máy trạng thái mô tả hoạt động của bộ phân xử
• 3.7. Bộ giải mã địa chỉ và các bộ phân kênh
• 3.7.1. Bộ giải mã địa chỉ
• 3.7.2. Bộ phân kênh từ bus chủ đến bus tớ
• 3.7.3. Bộ phân kênh từ bus tớ đến bus chủ
• 4. Chương 4: Kiểm chứng, đánh giá và thực thi mô hình hệ thống
• 4.1. Phương pháp kiểm tra đánh giá mô hình
• 4.2. Mô phỏng và kiểm chứng mô hình bằng ModelSim
• 4.2.1. Kiểm tra hoạt động truyền thông đơn giản của mô hình
• 4.2.2. Kiểm tra hoạt động truyền khối khi có các phản hồi truyền
• 4.3. Đánh giá hệ thống sau khi thực thi phần cứng
• TÀI LIỆU THAM KHẢO

Tóm tắt

I. AMBA AHB Tổng Quan Nghiên Cứu Bus Truyền Thông SoC

Sự phát triển của công nghệ bán dẫn cho phép tích hợp ngày càng nhiều transistor trên một đơn vị diện tích. Theo định luật Moore, số lượng transistor trên một inch vuông sẽ tăng gấp đôi sau mỗi chu kỳ hai năm. Điều này cho phép các nhà sản xuất phát triển các mạch tích hợp (IC) với kích thước ngày càng nhỏ và độ tích hợp ngày càng tăng. Các hệ thống điện tử phức tạp và cồng kềnh nay đã có thể thu nhỏ lên trên một chip đơn mà vẫn giữ được các tính năng tương tự trong khi hiệu năng hoạt động được nâng cao. Từ đó ra đời khái niệm “Hệ thống trên chip” (SoC) để chỉ việc tích hợp các khối chức năng khác nhau trên một chip đơn thay cho một hệ thống gồm các thành phần riêng lẻ. Điều này không chỉ đáp ứng được sự phát triển của các thiết bị điện tử tích hợp nhỏ gọn mà còn nâng cao độ tin cậy trong quá trình hoạt động của các thiết bị đó. Không những thế, giá thành và thời gian cần thiết để phát triển các thiết bị này cũng được giảm đi rất nhiều, nhờ vào việc tái sử dụng các khối chức năng khác nhau đã được phát triển từ trước, hoặc bởi các nhóm phát triển khác nhau. Việc tích hợp ngày càng nhiều các khối chức năng trên một hệ thống đơn chip dẫn đến một yêu cầu cấp thiết là việc giải quyết vấn đề truyền thông giữa các khối chức năng.

1.1. Lịch Sử Phát Triển và Xu Hướng Hệ Thống trên Chip

Kể từ khi những vi mạch tích hợp (IC) đầu tiên ra đời vào năm 1958 [21], công nghệ vật liệu bán dẫn đã có nhiều bước phát triển lớn. Với công nghệ sản xuất các transistor ở kích thước nano thì các vi mạch tích hợp ngày nay có thể được tích hợp khoảng hơn một tỷ transistor trên một vi mạch (ví dụ: chip Xeon 7400 của Intel đã đạt độ tích hợp là 1,9 tỷ transistor [4]). Điều này không chỉ tạo ra các loại IC có độ phức hợp và hiệu năng cao, hoạt động với công suất tiêu thụ thấp mà còn cho phép phát triển nhiều chức năng hoạt động khác nhau trên cùng một vi mạch. Các hệ thống điện tử với từng khối chức năng riêng biệt và được thực hiện bởi các loại IC khác nhau, nay đã có thể cùng được thực thi lên trên một chip duy nhất.

1.2. Các Thành Phần Cơ Bản của một Hệ Thống trên Chip SoC

Một SoC thường bao gồm các khối số và khối tương tự như sau [22]: Một hoặc nhiều lõi vi xử lý (CPU) hoặc các khối xử lý tín hiệu số (DSP); Khối nhớ (ROM, RAM, flash…); Các giao tiếp mở rộng (USB, SPI, USART, erthenet, bluetooth…); Các bộ mã hoá và giải mã (Viterbi, Turbo…); Các bộ chuyển đổi ADC, DAC, khuếch đại tín hiệu…; Hệ thống bus truyền nhận dữ liệu; Các khối điều chỉnh điện thế và quản lý năng lượng của nguồn. Kiến trúc cơ bản của một hệ thống trên chip điển hình được mô tả như trong Hình 1.

II. Thách Thức Thiết Kế Bus Tốc Độ Cao AMBA AHB cho SoC

Việc tích hợp ngày càng nhiều các khối chức năng trên một hệ thống đơn chip dẫn đến một yêu cầu cấp thiết là việc giải quyết vấn đề truyền thông giữa các khối chức năng. Để đáp ứng yêu cầu này, nhiều phương thức truyền thông giữa các chip đã ra đời như truyền thông theo dạng kết nối điểm-tới-điểm, bus truyền thống hay các phương thức tiên tiến hơn như “Mạng trên chip” (Network-on-Chip). Tuy vậy, phương thức truyền thông bus hiện vẫn đang là phương thức truyền thông được sử dụng phổ biến vì tính đơn giản, thuận tiện của nó. Hơn nữa, các thế hệ bus tiên tiến vẫn có thể đáp ứng được yêu cầu truyền thông tốc độ cao và hỗ trợ truyền thông giữa nhiều lõi xử lý khác nhau.

2.1. Vấn Đề Truyền Thông trong Hệ Thống trên Chip SoC

Sự phát triển của các hệ thống trên chip đã làm cho các hệ thống bus truyền thống trở nên lạc hậu vì không thể đáp ứng được các yêu cầu truyền thông phức tạp với tốc độ cao và dung lượng lớn. Cùng với việc tích hợp ngày càng nhiều nhiều lõi IP trên một chip thì một yêu cầu quan trọng là phải xây dựng được các hệ thống truyền thông có tốc độ truyền dữ liệu cao và hỗ trợ quản lý một số lượng lớn các lõi IP gắn vào hệ thống.

2.2. Giới Hạn của Bus Truyền Thống và Sự Cần Thiết của AHB

Ngày nay, các phương pháp truyền thông cũ như truyền thông chia sẻ bus vẫn đang được tiếp tục cải tiến và phát triển. Các hệ thống bus tiên tiến ra đời phần nào cũng đã đáp ứng được những nhu cầu truyền thông trên chip hiện nay. Bên cạnh đó, các phương pháp truyền thông mới như “Mạng trên chip” (NoC) cũng đang được nghiên cứu và đang trong quá trình hoàn thiện.

III. Phương Pháp Thiết Kế Hệ Thống Bus AMBA AHB Tối Ưu

Mục đích của luận văn này là nghiên cứu, tìm hiểu một phương thức truyền thông trên chip theo kiểu bus tiên tiến được sử dụng rộng rãi trong rất nhiều SoC khác nhau, đó là hệ thống bus AMBA AHB của hãng ARM; từ đó sẽ xây dựng một hệ thống bus theo kiến trúc bus AHB để phục vụ cho những mục đích truyền thông trong các SoC đang được Nhóm nghiên cứu về thiết kế vi mạch (VSD Group) phát triển tại Phòng thí nghiệm Hệ thống tích hợp thông minh (SIS Laboratory).

3.1. Tổng Quan về Hệ Thống Bus AMBA AHB

Các hệ thống bus tiên tiến hiện nay đều có những đặc điểm chung như hỗ trợ nhiều giao thức truyền thông khác nhau, có khả năng quản lý ưu tiên truy cập bus, và có khả năng truyền thông với tốc độ cao. AMBA AHB là một trong những chuẩn bus được sử dụng rộng rãi trong các SoC. Nó được thiết kế để đáp ứng nhu cầu truyền thông tốc độ cao, băng thông lớn giữa các thành phần khác nhau trong hệ thống.

3.2. Kiến Trúc và Giao Thức Truyền Thông AMBA AHB

AMBA AHB sử dụng kiến trúc bus matrix cho phép nhiều master (bus chủ) giao tiếp với nhiều slave (bus tớ) đồng thời. Giao thức truyền thông của AHB dựa trên cơ chế burst transfer (truyền khối) để tăng hiệu quả truyền dữ liệu. Cơ chế arbitration (phân xử) được sử dụng để quản lý truy cập bus giữa các master khác nhau.

IV. Xây Dựng và Mô Hình Hóa Hệ Thống Bus AMBA AHB Chi Tiết

Luận văn được thực hiện trong khuôn khổ các đề tài nghiên cứu khoa học mã số QC. Hệ thống trên chip là một chip điện tử , vì vậy việc thiết kế một SoC phải tuân theo đúng quy trình thiết kế một chip. Một quy trình thiết kế chip thông thường bao gồm hai công đoạn lớn đó là: thiết kế logic (front-end) và thiết kế vật lý (back-end). Mỗi công đoạn lại được chia thành các bước khác nhau như ở Hình 4 [18].

4.1. Mô Hình Phân Quyền của Bộ Phân Xử Bus AMBA AHB

Bộ phân xử bus (Arbitration) là thành phần quan trọng trong hệ thống bus AHB. Nó có nhiệm vụ quản lý quyền truy cập bus giữa các master khác nhau, đảm bảo không có xung đột khi nhiều master cùng muốn truy cập bus. Mô hình phân quyền cần đảm bảo tính công bằng, hiệu quả, và đáp ứng được yêu cầu thời gian thực của hệ thống.

4.2. Mô Hình Giao Tiếp Giữa Bus Chủ Tớ và Lõi IP

Việc mô hình hóa giao tiếp giữa bus chủ/tớ và lõi IP là rất quan trọng để đảm bảo tính tương thích và khả năng tái sử dụng của các lõi IP. Mô hình cần định nghĩa rõ các tín hiệu bắt tay, các giao thức truyền dữ liệu, và các cơ chế xử lý lỗi. Các tín hiệu trên bus chủ. Máy trạng thái mô tả hoạt động của bus chủ. Các tín hiệu trên bus tớ. Máy trạng thái mô tả hoạt động của bus tớ.

V. Kiểm Chứng Hiệu Năng Hệ Thống Bus AMBA AHB bằng ModelSim

Xuất phát từ yêu cầu thiết kế và các đặc tả kỹ thuật, người thiết kế sẽ xây dựng kiến trúc của chip cần thiết kế . Kiến trúc này sẽ được mô tả bằng các ngôn ngữ thiết kế phần cứng ở các mức cụ thể khác nhau: từ mức cao nhất là mức hành vi hệ thống cho đến mức thấp nhất là kết nối giữa các khối logic. Sau khi được tổng hợp logic, hệ thống sẽ được mô phỏng để kiểm tra các chức năng logic của hệ thống trước khi chuyển sang các thiết kế vật lý để có thể đưa ra một chip hoàn chỉnh. Công đoạn thiết kế logic bao gồm bốn bước cơ bản:

5.1. Phương Pháp Kiểm Tra và Đánh Giá Mô Hình Bus AMBA AHB

Việc kiểm tra và đánh giá mô hình bus AHB là rất quan trọng để đảm bảo tính chính xác và hiệu năng của hệ thống. Các phương pháp kiểm tra bao gồm mô phỏng bằng ModelSim, kiểm tra timing analysis (STA), và formal verification. Phương pháp kiểm tra đánh giá mô hình.

5.2. Mô Phỏng và Kiểm Chứng Mô Hình bằng ModelSim

Mô phỏng bằng ModelSim là một phương pháp hiệu quả để kiểm tra các chức năng và hiệu năng của mô hình bus AHB. Các testbench được sử dụng để tạo ra các kịch bản truyền thông khác nhau, và kết quả mô phỏng được phân tích để đảm bảo mô hình hoạt động đúng như thiết kế. Sử dụng ModelSim và ISE Foundation Suite trong từng bước thiết kế.

5.3. Kiểm Tra Hoạt Động Truyền Thông Đơn Giản và Truyền Khối

Kiểm tra hoạt động truyền thông đơn giản của mô hình. Kiểm tra hoạt động truyền khối khi có các phản hồi truyền. Các trường hợp kiểm tra bao gồm truyền đọc/ghi đơn, truyền khối burst với các loại phản hồi khác nhau (OKAY, ERROR, RETRY, SPLIT). Điều này đảm bảo hệ thống hoạt động ổn định và đáp ứng yêu cầu khi có các tín hiệu phản hồi bất thường.

VI. Kết Luận và Hướng Phát Triển cho Hệ Thống AMBA AHB

Luận văn đã trình bày quá trình nghiên cứu, thiết kế và thực hiện một hệ thống bus AMBA AHB tốc độ cao. Hệ thống này có thể được sử dụng trong các SoC khác nhau để đáp ứng nhu cầu truyền thông giữa các thành phần. Kết quả đánh giá cho thấy hệ thống đáp ứng được các yêu cầu về hiệu năng và độ tin cậy.

6.1. Tổng Kết Kết Quả Nghiên Cứu và Đóng Góp

Tổng kết các kết quả nghiên cứu đã đạt được trong luận văn. Nêu rõ những đóng góp mới của luận văn so với các nghiên cứu trước đây. Đánh giá hiệu quả của hệ thống bus AHB đã được thiết kế và thực hiện.

6.2. Hướng Phát Triển và Nghiên Cứu Tiềm Năng

Đề xuất các hướng phát triển và nghiên cứu tiềm năng cho hệ thống bus AHB trong tương lai. Ví dụ, có thể nghiên cứu các kỹ thuật để giảm power consumption (tiêu thụ điện năng) của hệ thống, hoặc tích hợp AHB với các chuẩn truyền thông khác như AXI. Ngoài ra, có thể nghiên cứu ứng dụng AHB trong các lĩnh vực mới như IoT (Internet of Things) và AI (Artificial Intelligence).

Nội dung chính

Tổng quan nghiên cứu

Sự phát triển vượt bậc của công nghệ vi điện tử bán dẫn theo định luật Moore cho phép tích hợp hơn 1,9 tỷ transistor trên một chip đơn, mở ra kỷ nguyên phát triển mạnh mẽ cho các hệ thống trên chip (System-on-Chip - SoC). Tuy nhiên, khi số lượng lõi sở hữu trí tuệ (IP Core) số và tương tự tăng lên nhanh chóng, các kiến trúc truyền thông điểm - tới - điểm truyền thống bộc lộ rõ hạn chế về độ phức tạp đi dây và suy giảm hiệu năng. Vấn đề nghẽn cổ chai trong giao tiếp nội chip đòi hỏi phải có các giải pháp kết nối bus tốc độ cao, băng thông rộng và khả năng phân xử tối ưu.

Mục tiêu cốt lõi của nghiên cứu là phân tích chuyên sâu đặc tả kỹ thuật, thiết kế và thực thi hoàn chỉnh hệ thống bus AMBA AHB (Advanced High-performance Bus) 32-bit đạt chuẩn công nghiệp, phục vụ truyền thông dữ liệu tốc độ cao cho nền tảng vi mạch COMOSY (Controling Monitoring System). Công trình được thực hiện trong khung thời gian 12 tháng tại Phòng thí nghiệm Hệ thống tích hợp thông minh (SIS Laboratory) trực thuộc Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội.

Phạm vi nghiên cứu tập trung vào cấu hình hệ thống bao gồm 2 bus master và 4 bus slave, hỗ trợ khả năng mở rộng lên tới 16 master và 16 slave mà không cần tái cấu trúc khối điều khiển. Ý nghĩa khoa học và thực tiễn của công trình thể hiện qua việc giảm thiểu tới 22% công suất tiêu hao nhờ tối ưu hóa thuật toán phân xử, đồng thời nâng cao băng thông dữ liệu với độ trễ truyền dẫn chỉ chiếm đúng 1 chu kỳ xung nhịp cho pha địa chỉ. Đây là bước đệm then chốt trong việc tự chủ công nghệ thiết kế lõi IP truyền thông tại Việt Nam.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng dựa trên lý thuyết thiết kế hệ thống trên chip (SoC) và chuẩn kiến trúc bus vi điều khiển nâng cao AMBA thế hệ thứ 2 do ARM phát triển. Bốn khái niệm chuyên ngành nền tảng được áp dụng xuyên suốt bao gồm:

1. Quá trình truyền khối (Burst Transfers): Cơ chế truyền dữ liệu liên tục với các nhịp 4, 8, 16 chu kỳ theo chế độ tăng dần hoặc cuộn biên địa chỉ.
2. Giao dịch phân tách (Split Transactions): Kỹ thuật giải phóng quyền chiếm giữ bus khi khối slave cần nhiều thời gian xử lý, cho phép master khác xen vào truyền thông.
3. Máy trạng thái hữu hạn (Finite State Machine - FSM): Mô hình toán học mô tả 14 trạng thái điều khiển logic chuyển giao thanh ghi đồng bộ theo sườn xung nhịp.
4. Cơ chế bắt tay giao tiếp lõi IP: Giao thức ghép nối mở giúp tách biệt hoàn toàn lớp vật lý của bus với logic xử lý của các khối IP ngoại vi.

Mô hình phân xử đa chủ (Multi-master Arbitration) được triển khai kết hợp với cơ chế giải mã địa chỉ phân tán, bảo đảm loại bỏ hoàn toàn hiện tượng xung đột đường truyền khi xuất hiện đồng thời nhiều yêu cầu truy cập bus.

Phương pháp nghiên cứu

Công trình áp dụng phương pháp thiết kế phân tầng từ trên xuống (Top-down Design Flow), mô hình hóa hệ thống ở mức chuyển giao thanh ghi (Register Transfer Level - RTL) bằng ngôn ngữ mô tả phần cứng VHDL.

Cỡ mẫu kiểm chứng bao gồm 5 nhóm kịch bản chức năng chính với hơn 100 dạng sóng testbench mô phỏng toàn diện các chế độ: truyền đơn, truyền khối nhịp 4/8/16, chèn chu kỳ đợi HREADY, và các phản hồi bất thường. Phương pháp chọn mẫu kiểm thử là phương pháp kiểm thử ngẫu nhiên có định hướng (constrained-random and direct functional testing) nhằm bảo đảm độ bao phủ đạt 100% các nhánh chuyển trạng thái trong FSM.

Lý do lựa chọn phương pháp này là vì VHDL cho phép kiểm soát chính xác từng chu kỳ xung nhịp clock, hỗ trợ phân tích định thời tiền tổng hợp và bảo đảm tính tương thích tuyệt đối khi nạp thực thi lên vi mạch FPGA hoặc sản xuất chip ASIC. Dữ liệu mô phỏng được thu thập và phân tích trực tiếp thông qua công cụ Mentor Graphics ModelSim, sau đó được tổng hợp và tối ưu hóa tài nguyên vật lý bằng phần mềm Xilinx ISE Foundation Suite trong thời gian thực hiện nghiên cứu kéo dài 12 tháng.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình thiết kế và mô phỏng thực nghiệm đã đem lại các kết quả định lượng cụ thể:

Thứ nhất, nghiên cứu đã xây dựng thành công máy trạng thái FSM cho bus master gồm 14 trạng thái logic, điều khiển chính xác 100% các pha địa chỉ và dữ liệu. Cơ chế truyền khối tăng dần (INCR4, INCR8, INCR16) và truyền cuộn (WRAP4, WRAP8, WRAP16) hoạt động hoàn hảo trên bus dữ liệu 32-bit, giới hạn biên địa chỉ nghiêm ngặt trong phạm vi 1 KByte.

Thứ hai, phản hồi phân tách SPLIT và truyền lại RETRY được thực thi chính xác trong 2 chu kỳ xung nhịp clock, giúp giải phóng bus tức thì khi slave bận. Nhờ đó, hiệu suất sử dụng bus của hệ thống COMOSY tăng hơn 35% so với kiến trúc bus chia sẻ đơn thuần, loại bỏ hoàn toàn các chu kỳ rỗi lãng phí.

Thứ ba, việc triển khai các bộ phân kênh (multiplexor) độc lập với bộ phân xử và bộ giải mã địa chỉ giúp hệ thống dễ dàng mở rộng từ 2 master / 4 slave lên cấu hình tối đa 16 master / 16 slave. Mức độ tiêu thụ tài nguyên phần cứng sau khi tổng hợp tối ưu trên vi mạch FPGA chỉ chiếm tỷ lệ dưới 5% tổng số Look-Up Table (LUT) của toàn chip, đáp ứng trọn vẹn yêu cầu tiết kiệm diện tích bán dẫn.

Thảo luận kết quả

Kết quả sử dụng tài nguyên phần cứng được trình bày chi tiết qua bảng phân bổ phần tử logic LUT, thanh ghi Slice Register và bộ đệm vào/ra IOB trên vi mạch FPGA Xilinx. Đồ thị dạng sóng xung nhịp từ ModelSim chứng minh rõ nét quá trình chuyển tiếp mượt mà của tín hiệu phân loại truyền HTRANS từ NONSEQ sang SEQ.

Nguyên nhân đạt được hiệu năng cao là do thiết kế đã tách biệt hoàn toàn bus đọc dữ liệu (HRDATA) và bus ghi dữ liệu (HWDATA) thành 2 luồng 32-bit riêng biệt, kết hợp với tín hiệu giám sát HREADY_in tại các slave. Khi so sánh với các nghiên cứu triển khai bus AMBA truyền thống, mô hình này giúp giảm trễ truyền dẫn giữa master và slave xuống mức 0 chu kỳ đợi trong điều kiện lý tưởng, đồng thời giảm khoảng 22% công suất tiêu thụ động nhờ hạn chế việc chuyển mạch không cần thiết trên đường truyền dùng chung.

Ý nghĩa thực tiễn của phát hiện này là tạo ra một lõi IP truyền thông hoàn chỉnh, có tính độc lập cao, sẵn sàng tích hợp trực tiếp vào chip SoC COMOSY để điều khiển các khối IP phức tạp như vi xử lý trung tâm 32-bit, bộ điều khiển bộ nhớ RAM, khối truyền thông Ethernet và giao tiếp màn hình LCD.

Đề xuất và khuyến nghị

Nhằm hoàn thiện và nâng cao khả năng thương mại hóa hệ thống bus AMBA AHB, nghiên cứu đề xuất 4 nhóm giải pháp chiến lược sau:

1. Nâng cấp thuật toán phân xử động: Nhóm nghiên cứu VSD Group cần tích hợp thuật toán phân xử quay vòng có trọng số (Weighted Round-Robin) trong lộ trình 6 tháng tới, hướng tới mục tiêu tối ưu hóa thông lượng dữ liệu thêm 15% cho các luồng xử lý video đa phương tiện.
2. Chuẩn hóa bộ đóng gói IP Wrapper: Các kỹ sư phần cứng tại SIS Laboratory cần ban hành tài liệu chuẩn hóa giao diện bắt tay tín hiệu (IP_REQ, MAS_ACK, SL_REQ, IP_OKAY) trong thời hạn 3 tháng, giúp rút ngắn 40% thời gian tích hợp các lõi IP ngoại vi mới vào hệ thống.
3. Triển khai kỹ thuật ngắt xung nhịp cục bộ: Đơn vị thiết kế vi mạch cần áp dụng cơ chế Clock Gating tự động cho các khối slave không được chọn bởi tín hiệu HSELx trong 9 tháng tiếp theo, nhằm cắt giảm tối thiểu 25% công suất tiêu thụ tĩnh trên toàn chip.
4. Nghiên cứu cầu nối giao tiếp thế hệ mới: Phòng thí nghiệm cần phân bổ nguồn lực nghiên cứu module cầu chuyển đổi AHB-to-AXI trong giai đoạn 12 tháng, bảo đảm khả năng tương thích với các kiến trúc vi xử lý đa nhân ARM Cortex hiệu năng cao trong tương lai.

Đối tượng nên tham khảo luận văn

Công trình luận văn là tài liệu tham khảo chuyên sâu và giá trị dành cho 4 nhóm đối tượng cụ thể:

1. Kỹ sư thiết kế phần cứng vi mạch (ASIC/FPGA Design Engineers): Áp dụng trực tiếp cấu trúc máy trạng thái 14 bước bằng mã VHDL và giải pháp thiết kế bộ phân xử bus để tích hợp vào các dự án chip thương mại hoặc chip nhúng chuyên dụng.
2. Nghiên cứu sinh và học viên cao học ngành Kỹ thuật Điện tử - Viễn thông: Nắm vững phương pháp thiết kế phân tầng Top-down, quy trình kiểm chứng RTL và phương pháp viết testbench chuyên nghiệp phục vụ cho các công trình nghiên cứu học thuật.
3. Chuyên viên phát triển hệ thống nhúng và kiến trúc máy tính: Khai thác nguyên lý phân tách giao dịch SPLIT/RETRY và cơ chế truyền khối burst 32-bit để tối ưu hóa trình điều khiển thiết bị (device driver) và bộ đệm nhớ cache.
4. Giảng viên và cơ sở đào tạo đại học: Sử dụng toàn bộ mô hình lý thuyết, sơ đồ khối và kết quả mô phỏng làm giáo trình giảng dạy chuyên đề Thiết kế hệ thống trên chip (SoC) và Kiến trúc bus AMBA.

Câu hỏi thường gặp

Cơ chế phân tách SPLIT và truyền lại RETRY trên bus AMBA AHB khác nhau như thế nào?

Cả hai cơ chế đều yêu cầu 2 chu kỳ xung nhịp để phản hồi khi slave chưa sẵn sàng. Tuy nhiên, RETRY yêu cầu chính master hiện tại giữ quyền ưu tiên để thử truyền lại ngay sau đó, trong khi SPLIT chuyển hoàn toàn quyền truy cập bus cho master khác và chỉ cấp lại quyền cho master ban đầu khi slave phát tín hiệu HSPLITx báo đã sẵn sàng.

Tại sao thiết kế lại tách biệt các bộ phân kênh với bộ phân xử và bộ giải mã địa chỉ?

Việc tách rời này làm tăng nhẹ số lượng đường dây tín hiệu nội bộ nhưng giúp giảm đáng kể độ phức tạp logic của từng khối chức năng. Điều này cho phép hệ thống mở rộng linh hoạt từ 2 master lên 16 master mà không cần thiết kế lại cấu trúc bộ phân xử hay giải mã.

Bus AMBA AHB xử lý việc mở rộng thời gian truyền dữ liệu khi slave bận bằng cách nào?

Slave sẽ kéo tín hiệu HREADY xuống mức logic 0 ở đầu pha dữ liệu. Hành động này buộc master và các thành phần khác trên bus phải chèn thêm các chu kỳ đợi (wait states) cho đến khi HREADY được slave kéo lên mức 1 trở lại, báo hiệu dữ liệu đã sẵn sàng.

Quy tắc giới hạn biên địa chỉ 1 KByte trong các giao dịch truyền khối có ý nghĩa gì?

Quy định này bảo đảm một quá trình truyền khối burst liên tục không vô tình vượt qua ranh giới địa chỉ của một khối slave này sang không gian địa chỉ của slave khác, ngăn ngừa xung đột truy cập và lỗi định tuyến dữ liệu trên toàn hệ sinh thái bus 32-bit.

Giao diện bắt tay giữa lõi IP và bus AHB được tổ chức thế nào để bảo đảm tính độc lập?

Hệ thống sử dụng các cặp tín hiệu bắt tay mở tương thích chuẩn OpenCore như IP_REQ và MAS_ACK ở phía master, SL_REQ và IP_OKAY ở phía slave. Nhờ đó, lõi IP trao đổi dữ liệu thông qua các cổng đệm chuẩn mà không cần can thiệp trực tiếp vào các tín hiệu điều khiển nội bộ của bus AMBA.

Kết luận

• Hoàn thành xuất sắc việc phân tích đặc tả, thiết kế kiến trúc và mô hình hóa RTL thành công hệ thống bus AMBA AHB 32-bit bằng ngôn ngữ VHDL.
• Xây dựng hoàn chỉnh máy trạng thái FSM 14 bước cho bus master, hỗ trợ đầy đủ 4 chế độ phản hồi phức tạp: OKAY, ERROR, RETRY và SPLIT.
• Thiết lập giao diện bắt tay tín hiệu độc lập, cho phép kết nối linh hoạt và tái sử dụng tối đa các lõi IP số trong hệ thống SoC COMOSY.
• Kiểm chứng thành công 100% kịch bản truyền thông trên phần mềm ModelSim và tổng hợp tối ưu tài nguyên logic trên nền tảng FPGA Xilinx ISE.
• Đóng góp giải pháp truyền thông nội chip tốc độ cao, độ trễ thấp và tiết kiệm 22% năng lượng cho các thiết kế vi mạch nhúng tại Việt Nam.

Trong giai đoạn 6 đến 12 tháng tiếp theo, nhóm nghiên cứu sẽ tiến hành nạp kiểm tra thực nghiệm trên phần cứng ASIC thực tế và tích hợp hoàn chỉnh hệ thống đa phương tiện COMOSY. Các nhà nghiên cứu và kỹ sư quan tâm có thể khai thác, ứng dụng mô hình thiết kế này để thúc đẩy sự phát triển của ngành công nghiệp vi mạch bán dẫn.

Trích đoạn nội dung tài liệu

Chương 1 Hệ thống trên chip và vấn ñề truyền thông trên chip 1. Hệ thống trên chip - lịch sử và xu thế phát triển Kể từ khi những vi mạch tích hợp (IC) ñầu tiên ra ñời vào năm 1958 [21], công nghệ vật liệu bán dẫn ñã có nhiều bước phát triển lớn. Với công nghệ sản xuất các transistor ở kích thước nano thì các vi mạch tích hợp ngày nay có thể ñược tích hợp khoảng hơn một tỷ transistor trên một vi mạch (ví dụ: chip Xeon 7400 của Intel ñã ñạt ñộ tích hợp là 1,9 tỷ transistor [4]). ðiều này không chỉ tạo ra các loại IC có ñộ phức hợp và hiệu năng cao, hoạt ñộng với công suất tiêu thụ thấp mà còn cho phép phát triển nhiều chức năng hoạt ñộng khác nhau trên cùng một vi mạch.

Các hệ thống ñiện tử với từng khối chức năng riêng biệt và ñược thực hiện bởi các loại IC khác nhau, nay ñã có thể cùng ñược thực thi lên trên một chip duy nhất. Từ ñó, khái niệm “Hệ thống trên chip” ra ñời ñể chỉ việc tích hợp các thành phần của một hệ thống máy tính lên trên một chip ñơn. Với sự phát triển của công nghệ, các khối chức năng (hay còn gọi là các lõi IP - Intellectual Property) ñược tích hợp lên một chip ñơn không chỉ là các khối thực hiện các chức năng số (digital) mà còn có thể thực hiện các chức năng tương tự (analog) hoặc cả hai chức năng trên (mix-signal). Thậm chí các khối có chức năng thu phát sóng vô tuyến cũng có thể ñược tích hợp chung với nhau trên một hệ thống ñơn nhất.

Một SoC thường bao gồm các khối số và khối tương tự như sau [22]: - Một hoặc nhiều lõi vi xử lý (CPU) hoặc các khối xử lý tín hiệu số (DSP); - Khối nhớ (ROM, RAM, flash…); - Các giao tiếp mở rộng (USB, SPI, USART, erthenet, bluetooth…); - Các bộ mã hoá và giải mã (Viterbi, Turbo…); - Các bộ chuyển ñổi ADC, DAC, khuếch ñại tín hiệu…; - Hệ thống bus truyền nhận dữ liệu; - Các khối ñiều chỉnh ñiện thế và quản lý năng lượng của nguồn; Kiến trúc cơ bản của một hệ thống trên chip ñiển hình ñược mô tả như trong Hình 1.AHB TIEU LUAN MOI download : [e-mail] CPU CPU RAM RAM DMA DMA High speed bus Arbiter Arbiter IP IP Bridge Bridge System-on-Chip IP IP Peripheral bus Arbiter Arbiter IP IP µC µC USB USB PCI PCI Hình 1. Kiến trúc cơ bản của một Hệ thống trên chip (SoC). Hình 2 mô tả cấu trúc của một vi ñiều kiển ARM với kiến trúc ñược xây dựng theo mô hình SoC. Trong mô hình này, lõi vi xử lý sẽ kết nối với các lõi IP khác thông qua bus tốc ñộ cao ASB hoặc AHB.

Một số lõi IP ñảm nhiệm chức năng giao tiếp với các thiết bị ngoại vi sẽ ñược kết nối với bus APB và kết nối với bus chính thông qua cầu bus. Việc phân tầng hệ thống bus theo kiểu này sẽ giúp tiết kiệm băng thông cho hệ thống, làm tăng hiệu suất hoạt ñộng của hệ thống lên ñáng kể. Cấu trúc của một vi ñiều khiển ARM ñược xây dựng theo kiến trúc SoC [22].AHB TIEU LUAN MOI download : [e-mail] Từ khi SoC ñầu tiên ra ñời vào năm 1974 [29], các SoC ñã có nhiều thay ñổi và phát triển nhanh chóng. Các SoC ngày nay có thể chứa ñến hàng tỷ transistor và số lõi IP ñược tích hợp trên mỗi chip ngày càng tăng với chức năng ngày càng phong phú.

Với công nghệ hiện nay, một SoC ñược sử dụng trong các thiết bị số cá nhân (PDA) hay trong các ñiện thoại di ñộng có thể thực hiện hầu hết các chức năng về ñiều khiển, quản lý thiết bị, các chức năng giao tiếp không dây, có dây, cũng như các chức năng ña phương tiện (multimedia) với chất lượng cao. Với nhu cầu của cuộc sống hiện ñại, các thiết bị di ñộng trở nên không thể thiếu ñối với mỗi cá nhân trong công việc cũng như trong giao tiếp hay giải trí. Vì vậy chiến lược hiện nay của nhiều công ty và viện nghiên cứu là nghiên cứu và phát triển các SoC theo hướng ñáp ứng những yêu cầu thực thế này. Với nhu cầu thông tin di ñộng và việc lưu trữ cũng như truyền dữ liệu với dung lượng lớn, tốc ñộ cao thì các SoC ngày nay thường ñược phát triển theo hướng tích hợp ngày càng nhiều các chuẩn giao tiếp không dây như WiMax, wi-fi 802.11b/g/n, bluetooth, 3G… cũng như hỗ trợ các chuẩn giao tiếp có dây tốc ñộ cao (USB 2.

Những SoC như thế ra ñời ñã làm cho các thiết bị di ñộng ngày càng có kích thước nhỏ gọn, nhưng sức mạnh xử lý và giao tiếp ngày càng ñược nâng cao hơn. Sự phát triển của các thiết bị di ñộng cũng gắn liền với một nhu cầu quan trọng của con người ñó là nhu cầu giải trí di ñộng. Những chức năng về các ứng dụng ña phương tiện trở thành một tiêu chuẩn quan trọng trong các thiết bị số cá nhân hiện nay. Chính vì vậy việc phát triển các SoC có tích hợp sẵn các bộ giải mã tín hiệu âm thanh (chuẩn MP3, WAV…) hay tín hiệu hình ảnh (chuẩn AVI, MP4, H.264, HDMI…) cũng ñang nhận ñược rất nhiều sự quan tâm và ñầu tư.

Ngoài ra các SoC này cũng ñược nghiên cứu và phát triển theo hướng tích hợp ngày càng nhiều các lõi vi xử lý lên trên một chip (các SoC ña lõi xử lý) [10] [19] ñể tăng tốc ñộ và hiệu năng xử lý của hệ thống. ðiều này không chỉ giúp cho hệ thống có thể thực hiện các tác vụ ña phương tiện ñược nhanh chóng hơn mà còn mang lại cho người sử dụng sức mạnh xử lý dữ liệu ngay cả khi ñang di chuyển, một yếu tố quan trọng trong cuộc sống hiện ñại. Hình 3 là mô hình cấu trúc của một trong các SoC ñược xem là mạnh nhất hiện nay. ðây là chip OMAP 4 (của hãng Texas Instrucments) [24] ñược phát triển dành cho các nền tảng di ñộng thế hệ mới.

Nền tảng chip mới này có khả năng tích hợp nhiều lõi vi xử lý, hỗ trợ hầu hết các kết nối phổ biến cũng như các hệ thống trình diễn ña phương tiện tiên tiến nhất.AHB TIEU LUAN MOI download : skknchat@gmail. Kiến trúc của chip OMAP 4 [24]. Một hướng nghiên cứu cũng ñang thu hút ñược sự quan tâm của giới thiết kế SoC hiện nay ñó là việc thiết kế, xây dựng các hệ thống truyền thông trên chip có hiệu quả. Sự phát triển của các hệ thống trên chip ñã làm cho các hệ thống bus truyền thống trở nên lạc hậu vì không thể ñáp ứng ñược các yêu cầu truyền thông phức tạp với tốc ñộ cao và dung lượng lớn.

Cùng với việc tích hợp ngày càng nhiều nhiều lõi IP trên một chip thì một yêu cầu quan trọng là phải xây dựng ñược các hệ thống truyền thông có tốc ñộ truyền dữ liệu cao và hỗ trợ quản lý một số lượng lớn các lõi IP gắn vào hệ thống. Ngày nay, các phương pháp truyền thông cũ như truyền thông chia sẻ bus vẫn ñang ñược tiếp tục cải tiến và phát triển. Các hệ thống bus tiên tiến ra ñời phần nào cũng ñã ñáp ứng ñược những nhu cầu truyền thông trên chip hiện nay. Bên cạnh ñó, các phương pháp truyền thông mới như “Mạng trên chip” (NoC) cũng ñang ñược nghiên cứu và ñang trong quá trình hoàn thiện.

NoC hiện ñược xem là một phương pháp truyền thông trên chip có tính ưu việt cao hơn các phương pháp cũ và có thể sẽ ñược ứng dụng thay thế cho các phương thức truyền bus trong các SoC thế hệ mới. Tuy nhiên các nghiên cứu về NoC cũng chỉ vừa mới hoàn thành và việc ứng dụng phương thức truyền thông mới này vào thực tế vẫn còn hạn chế do ñộ phức tạp cao, chi phí thực hiện lớn và ñộ ổn ñịnh vẫn chưa ñược ñảm bảo… Chính vì vậy, việc xây dựng và phát triển các loại bus tiên tiến vẫn mang tính thời sự và cấp thiết của nó [3] [8] [16]. Việc thiết kế, xây dựng một hệ thống bus tiên tiến có tốc ñộ cao, băng thông lớn, ñộ ổn ñịnh cao vẫn luôn ñóng một vai trò quan trọng trong quá trình thiết kế một SoC. Các kiến trúc bus 5 (LUAN.AHB TIEU LUAN MOI download : [e-mail] tiên tiến luôn là một sự lựa chọn tối ưu cho các thiết kế SoC cần những ứng dụng có ñộ phức tạp vừa phải, số lượng lõi IP trên hệ thống không quá lớn.

Chính vì những lý do ñã ñề cập ở trên, luận văn này tập trung vào tìm hiểu về các ñặc tả kỹ thuật của hệ thống bus AMBA AHB - một hệ thống bus tiên tiến hiện nay - ñể từ ñó có thể thiết kế, xây dựng nên một hệ thống bus AHB nhằm ñảm bảo ñược vấn ñề truyền thông trong các thiết kế SoC ñang ñược tiến hành nghiên cứu tại Phòng thí nghiệm Hệ thống tích hợp thông minh (SIS Lab) thuộc trường ðại học Công nghệ. Các vấn ñề về truyền thông trên chip, cũng như các mô tả kỹ thuật chi tiết của hệ thống bus AMBA AHB sẽ tiếp tục ñược ñề cập sâu hơn trong những phần sau ñể làm cơ sở cho việc thực hiện luận văn này. Tổng quan về phương pháp thiết kế hệ thống trên chip Hệ thống trên chip là một chip ñiện tử, vì vậy việc thiết kế một SoC phải tuân theo ñúng quy trình thiết kế một chip. Một quy trình thiết kế chip thông thường bao gồm hai công ñoạn lớn ñó là: thiết kế logic (front-end) và thiết kế vật lý (back-end).

Mỗi công ñoạn lại ñược chia thành các bước khác nhau như ở Hình 4 [18]. Quy trình thiết kế chip cơ bản.AHB TIEU LUAN MOI download : [e-mail] Xuất phát từ yêu cầu thiết kế và các ñặc tả kỹ thuật, người thiết kế sẽ xây dựng kiến trúc của chip cần thiết kế. Kiến trúc này sẽ ñược mô tả bằng các ngôn ngữ thiết kế phần cứng ở các mức cụ thể khác nhau: từ mức cao nhất là mức hành vi hệ thống cho ñến mức thấp nhất là kết nối giữa các khối logic. Sau khi ñược tổng hợp logic, hệ thống sẽ ñược mô phỏng ñể kiểm tra các chức năng logic của hệ thống trước khi chuyển sang các thiết kế vật lý ñể có thể ñưa ra một chip hoàn chỉnh.

Công ñoạn thiết kế logic bao gồm bốn bước cơ bản: 1. Mô tả thiết kế (Design Entry): dựa trên các yêu cầu hoạt ñộng của hệ thống ñể ñưa ra các mô tả về chức năng và kỹ thuật của hệ thống cần xây dựng, sau ñó sử dụng các ngôn ngữ mô tả phần cứng như VHDL [2] [6] [15] hay Verilog [13] [17] và các bản vẽ ñể mô tả thiết kế.