Tổng quan nghiên cứu

Sự phát triển mạnh mẽ của công nghệ truyền hình kỹ thuật số mặt đất đòi hỏi các giải pháp phần cứng thu phát sóng phải đạt độ chính xác cao và khả năng xử lý linh hoạt trên nhiều dải tần. Căn cứ theo Quyết định số 2451/QĐ-TTg của Thủ tướng Chính phủ về đề án số hóa truyền hình mặt đất đến năm 2020 và Quyết định số 6358/QĐ-UBND của Ủy ban nhân dân Thành phố Hồ Chí Minh về chương trình phát triển công nghiệp vi mạch giai đoạn 2013 - 2020, việc làm chủ công nghệ thiết kế chip thu truyền hình số theo chuẩn quốc tế DVB-T2 là một nhiệm vụ cấp thiết. Chuẩn DVB-T2 hoạt động trên hai dải tần rộng gồm băng tần VHF từ 174 MHz đến 230 MHz và băng tần UHF từ 470 MHz đến 790 MHz. Trong chip thu sóng vô tuyến RF Tuner IC, bộ tổng hợp tần số vòng khóa pha PLL đóng vai trò hạt nhân cung cấp tần số dao động nội ổn định cho bộ trộn tần.

Vấn đề kỹ thuật cốt lõi nảy sinh khi bộ dao động điều khiển bằng điện áp VCO phải bao phủ toàn bộ dải tần rộng nhưng điện áp điều khiển lại bị giới hạn do kích thước kênh dẫn bán dẫn ngày càng thu nhỏ. Nếu giữ một đặc tuyến điều khiển duy nhất, độ dốc Kvco sẽ rất lớn, làm tăng đột biến nhiễu pha và gây mất ổn định vòng lặp. Để khắc phục, giải pháp chia dải tần thành 64 băng con thông qua mảng 6 tụ điện đóng ngắt được áp dụng. Tuy nhiên, các biến thiên về quy trình chế tạo bán dẫn, điện áp nguồn cấp dao động và nhiệt độ môi trường khiến phương pháp sử dụng bảng tra cứu cố định hoàn toàn mất đi độ chính xác.

Đề tài nghiên cứu được thực hiện tại Trường Đại học Bách Khoa thuộc Đại học Quốc gia Thành phố Hồ Chí Minh từ tháng 01 năm 2015 đến tháng 06 năm 2015, tập trung thiết kế, mô phỏng và layout hoàn chỉnh khối tự động hiệu chỉnh tần số AFC trên tiến trình công nghệ CMOS 130nm. Mục tiêu trọng tâm là tạo ra mạch tự động chọn đúng băng con tối ưu với thời gian hiệu chỉnh rút ngắn xuống dưới 5 microgiây, vượt trội so với yêu cầu thiết kế ban đầu là dưới 10 microgiây, tạo nền tảng vững chắc cho quá trình khóa pha nhanh của chip thu truyền hình.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Khung lý thuyết của nghiên cứu được xây dựng trên nền tảng lý thuyết mạch vòng khóa pha PLL và nguyên lý điều khiển dao động băng rộng của bộ dao động LC-VCO. Trong cấu trúc LC-VCO tích hợp, mảng tụ điện 6-bit điều khiển đóng ngắt song song CSW phối hợp cùng các biến dung Varactor cho phép chia dải tần hoạt động thành 64 băng con tương ứng với 64 mã nhị phân từ 000000 đến 111111. Hoạt động của hệ thống được phân tách thành hai giai đoạn rõ rệt: giai đoạn chỉnh thô do khối AFC đảm nhiệm nhằm tìm băng con gần tần số mục tiêu nhất khi điện áp điều khiển Vtune được ghim cố định ở mức 50% điện áp nguồn cấp (0,6V), và giai đoạn chỉnh tinh do mạch vòng kín PLL thực hiện để khóa chính xác tần số và pha.

Về phương pháp luận kiến trúc AFC, nghiên cứu đánh giá sâu sắc hai hướng tiếp cận chính: phương pháp dựa trên chu kỳ tín hiệu sử dụng mạch nạp xả tương tự (period-based) và phương pháp đếm số chu kỳ xung số (counter-based). Trong khi phương pháp nạp xả tương tự đạt tốc độ cao nhưng tiêu tán công suất lớn và cực kỳ nhạy cảm với can nhiễu môi trường, phương pháp đếm chu kỳ truyền thống lại có ưu điểm bền vững về logic số nhưng thời gian hiệu chỉnh kéo dài từ 50 microgiây đến 200 microgiây. Nghiên cứu đã vận dụng sáng tạo lý thuyết chuyển đổi tần số sang tín hiệu số tốc độ cao (Frequency to Digital Converter - FDC), kỹ thuật phân tách pha tín hiệu đồng pha và vuông pha (IQ Phase Selector), kết hợp cùng giải thuật tìm kiếm nhị phân Binary Search nhằm khắc phục triệt để rào cản thời gian của phương pháp đếm số.

Phương pháp nghiên cứu

Nghiên cứu sử dụng nguồn dữ liệu mô phỏng vi mạch thực nghiệm và dữ liệu tham số từ thư viện công nghệ bán dẫn CMOS 130nm chuẩn công nghiệp. Toàn bộ quy trình thiết kế từ sơ đồ nguyên lý mạch logic, cổng truyền dẫn, mạch cộng toàn phần, flip-flop đến sơ đồ layout vật lý và trích xuất tham số ký sinh đều được thực hiện trên bộ công cụ chuyên dụng Cadence Virtuoso.

Về quy mô và phương pháp chọn mẫu kiểm thử, nghiên cứu thiết lập tập mẫu kiểm thử toàn diện bao quát 64 tổ hợp mã nhị phân của mảng tụ điện trên toàn bộ hai dải tần VHF và UHF. Để kiểm chứng độ bền vững của thiết kế, phương pháp chọn mẫu bao phủ các góc mô phỏng biến thiên PVT khắc nghiệt nhất được áp dụng, bao gồm: góc hoạt động lý tưởng tại nhiệt độ 40 độ C, góc bán dẫn Fast-Fast tại nhiệt độ âm 40 độ C, góc bán dẫn Slow-Slow tại nhiệt độ 120 độ C, cùng các kịch bản điện áp nguồn dao động biên độ cộng trừ 10% (tương ứng từ 1,08V đến 1,32V quanh mức danh định 1,2V).

Phương pháp phân tích định lượng dựa trên việc thiết lập mô hình toán học giải thuật đếm. Với tỉ số chia cực đại N bằng 150, tần số tham chiếu thạch anh 24 MHz và độ phân giải băng con nhỏ nhất của VCO là 10 MHz, nghiên cứu tính toán số chu kỳ tham chiếu cần thiết là 721 chu kỳ, từ đó xác định cỡ mẫu tầng đếm tối ưu là 10 tầng D flip-flop để đảm bảo không xảy ra hiện tượng tràn sai lệch giữa hai băng tần lân cận. Toàn bộ timeline nghiên cứu kéo dài 6 tháng, từ khâu mô hình hóa lý thuyết đến layout hoàn chỉnh.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Nghiên cứu đã mang lại những kết quả đột phá trong thiết kế vi mạch cao tần với các phát hiện định lượng cụ thể:

Thứ nhất, tốc độ hiệu chỉnh tần số vượt trội: Khối AFC hoàn chỉnh đạt tổng thời gian hiệu chỉnh dưới 5 microgiây trên toàn bộ dải hoạt động. Kết quả này nhanh hơn 50% so với giới hạn mục tiêu ban đầu đặt ra là dưới 10 microgiây, đồng thời giảm hơn 90% thời gian hiệu chỉnh so với các kiến trúc AFC counter-based truyền thống trong các tài liệu công bố quốc tế vốn mất từ 50 đến 150 microgiây.

Thứ hai, độ chính xác tuyệt đối trong việc phân giải 64 băng con: Mạch điều khiển tự động nhận diện và chuyển đổi chính xác tần số hồi tiếp từ VCO, nhanh chóng hội tụ về đúng mã cap bank tối ưu có tần số trung tâm tiệm cận tần số mong muốn nhất trên cả hai băng VHF từ 174 MHz đến 230 MHz và UHF từ 470 MHz đến 790 MHz. Quá trình chọn mã 6-bit diễn ra ổn định, triệt tiêu hoàn toàn nguy cơ khóa sai dải tần.

Thứ ba, khả năng chống chịu biến thiên PVT xuất sắc: Khi kiểm thử ở góc Fast-Fast tại nhiệt độ âm 40 độ C và góc Slow-Slow tại nhiệt độ 120 độ C, cũng như khi nguồn cấp biến thiên cộng trừ 10% (1,08V đến 1,32V), mạch vẫn giữ vững khả năng hội tụ mã cap bank chính xác mà không xuất hiện lỗi logic hay suy giảm tốc độ xử lý.

+-------------------------------------------------------------------------+
|                  SO SÁNH THỜI GIAN HIỆU CHỈNH TẦN SỐ                     |
+------------------------------------+------------------------------------+
| Kiến trúc AFC truyền thống (Counter)| ████████████████████ 50 - 150 µs   |
| Mục tiêu thiết kế ban đầu          | ████ 10 µs                         |
| Kết quả đạt được của luận văn      | █ < 5 µs (Giảm > 90%)              |
+------------------------------------+------------------------------------+

Thảo luận kết quả

Nguyên nhân cốt lõi giúp thiết kế đạt được hiệu năng vượt bậc nằm ở cấu trúc khối chuyển đổi tần số sang số FDC thế hệ mới kết hợp cùng khối chọn lọc pha IQ (Phase Selector). Thay vì sử dụng một bộ đếm đơn lẻ trên một chu kỳ xung, khối Phase Selector phân tách tín hiệu thành 4 nhánh xung lệch pha nhau 90 độ và kích hoạt đồng thời 4 bộ đếm song song. Giải pháp này giúp tăng tần số lấy mẫu tương đương lên gấp 4 lần, cho phép hệ thống thu thập đủ số lượng xung đếm cần thiết chỉ trong một phần tư thời gian chuẩn, từ đó rút ngắn chu kỳ so sánh giữa tần số tham chiếu thạch anh 24 MHz và tín hiệu hồi tiếp.

Khi so sánh với các công trình nghiên cứu sử dụng phương pháp nạp xả tương tự period-based, thiết kế số này thể hiện tính ưu việt rõ rệt về độ ổn định môi trường. Trong các bài báo khoa học quốc tế cùng lĩnh vực, mạch nạp xả tương tự dễ bị trôi điểm làm việc khi nhiệt độ vượt quá 85 độ C, trong khi thiết kế counter-based cải tiến của luận văn duy trì tính toàn vẹn tín hiệu hoàn hảo tại 120 độ C. Dữ liệu thực nghiệm được trực quan hóa sinh động thông qua các đồ thị phân tích dạng sóng quá độ thời gian thực của các xung báo faster và lower, bảng chân trị logic của các khối dò tìm nhị phân 6 bước, và giản đồ phân bố đặc tuyến tần số theo điện áp (f-V) của 64 đường băng con trên không gian 130nm CMOS.

Đề xuất và khuyến nghị

Dựa trên những đóng góp và kết quả đạt được, luận văn đưa ra 4 khuyến nghị và giải pháp hành động cụ thể nhằm hoàn thiện và nâng cao khả năng thương mại hóa vi mạch:

Thứ nhất, chuyển dịch tiến trình thiết kế sang công nghệ CMOS 65nm hoặc 28nm: Các viện nghiên cứu và doanh nghiệp thiết kế vi mạch cần phối hợp thực hiện việc chuyển đổi công nghệ sang các node bán dẫn sâu hơn. Mục tiêu là giảm 30% diện tích chiếm dụng silicon và rút ngắn thời gian hiệu chỉnh xuống dưới 2 microgiây; lộ trình thực hiện dự kiến kéo dài từ 12 đến 18 tháng.

Thứ hai, tích hợp khối lọc vòng tự thích ứng on-chip: Nhóm nghiên cứu thiết kế RFIC chuyên sâu cần phát triển và tích hợp trực tiếp bộ lọc vòng thích nghi (adaptive loop filter) bên trong PLL, nhằm rút ngắn 20% thời gian quá độ từ pha chỉnh thô sang pha chỉnh tinh, hướng đến mục tiêu hoàn thành trong giai đoạn 2026 - 2027.

Thứ ba, triển khai quy trình đo kiểm thực tế và đóng gói chip vật lý (Tape-out): Các cơ quan quản lý khoa học công nghệ cùng các trường đại học trọng điểm cần đầu tư kinh phí sản xuất tấm wafer thử nghiệm và thực hiện quy trình đóng gói IC. Thời gian triển khai chuẩn hóa quy trình đo kiểm tương thích điện từ trường trong vòng 24 tháng.

Thứ tư, mở rộng kiến trúc AFC đa chế độ cho các chuẩn truyền thông thế hệ mới: Khuyến nghị các nhóm nghiên cứu mở rộng cấu trúc mảng tụ lên 8-bit (256 băng con) để hỗ trợ các chuẩn kết nối không dây băng thông siêu rộng như 5G NR và Wi-Fi 7, đặt mục tiêu duy trì thời gian hiệu chỉnh dưới 3 microgiây do phòng thí nghiệm trọng điểm Đại học Quốc gia chủ trì.

Đối tượng nên tham khảo luận văn

Luận văn là tài liệu học thuật và kỹ thuật chuyên sâu mang giá trị ứng dụng cao cho 4 nhóm đối tượng cụ thể:

Kỹ sư thiết kế vi mạch cao tần và tín hiệu hỗn hợp (RFIC/Analog IC Designers): Tài liệu cung cấp toàn bộ quy trình thiết kế chi tiết từ sơ đồ cổng logic, tính toán kích thước transistor, cấu trúc thanh ghi, giải thuật nhị phân cho đến layout vật lý hoàn chỉnh, đóng vai trò như một cẩm nang tham chiếu trực tiếp khi phát triển các dòng chip thu phát vô tuyến thương mại.

Học viên cao học, nghiên cứu sinh ngành Kỹ thuật Điện tử và Kỹ thuật Viễn thông: Luận văn là nguồn tư liệu chuẩn mực về phương pháp luận nghiên cứu vi mạch trên môi trường Cadence Virtuoso, cung cấp cách thức giải quyết bài toán tối ưu hóa thời gian và diện tích cho các hệ thống vòng khóa pha hiện đại.

Doanh nghiệp sản xuất thiết bị truyền hình số và thiết bị đầu cuối IoT: Các kỹ sư hệ thống tại doanh nghiệp có thể khai thác cấu trúc phần cứng của khối AFC để tối ưu hóa khả năng chống chịu biến thiên nhiệt độ và giảm giá thành sản xuất cho các bộ giải mã đầu thu kỹ thuật số DVB-T2.

Nhà quản lý và hoạch định chính sách công nghệ bán dẫn: Cung cấp bức tranh thực tiễn về năng lực làm chủ công nghệ thiết kế chip cao tầng trong nước, tạo cơ sở thực tiễn để định hình các chính sách tài trợ và phát triển công nghiệp vi mạch quốc gia.

Câu hỏi thường gặp

Khối tự động hiệu chỉnh tần số (AFC) đóng vai trò gì trong bộ tổng hợp tần số của chip thu truyền hình? Khối AFC thực hiện giai đoạn chỉnh thô bằng cách so sánh tần số ngõ ra của bộ dao động với tần số tham chiếu thạch anh 24 MHz, từ đó tự động đóng ngắt mảng 6 tụ điện để chọn ra băng con tối ưu nhất trong số 64 băng con của bộ dao động VCO, giúp bộ tổng hợp tần số nhanh chóng khóa pha chính xác.

Tại sao phương pháp AFC counter-based lại được ưu tiên lựa chọn thay vì phương pháp period-based? Phương pháp counter-based sử dụng hoàn toàn các phần tử logic số như flip-flop và cổng logic, giúp tiết kiệm công suất tiêu thụ và giảm thiểu tối đa sự phụ thuộc vào các tham số tương tự nhạy cảm, từ đó bảo đảm mạch hoạt động ổn định và tin cậy trước các biến thiên khắc nghiệt về nhiệt độ và điện áp nguồn.

Giải pháp kỹ thuật nào giúp rút ngắn thời gian hiệu chỉnh xuống dưới 5 microgiây? Nghiên cứu ứng dụng khối chọn lọc pha IQ để tạo ra 4 nhánh xung lệch pha 90 độ kết hợp với 4 bộ đếm hoạt động song song. Cấu trúc này làm tăng tần số lấy mẫu lên gấp 4 lần, cho phép thu đủ số xung đếm cần thiết trong thời gian chỉ bằng một phần tư so với bộ đếm đơn truyền thống.

Khối AFC bảo đảm độ chính xác như thế nào dưới các tác động của điều kiện biến thiên PVT? Mạch đã được kiểm chứng toàn diện trên các góc mô phỏng khắc nghiệt gồm góc Fast-Fast tại âm 40 độ C, góc Slow-Slow tại 120 độ C và dao động nguồn điện cộng trừ 10%. Thiết kế logic số chặt chẽ cùng biên độ trễ tối ưu giúp mạch luôn tự động hội tụ về đúng mã cap bank trong mọi điều kiện.

Làm thế nào để xác định số lượng 10 flip-flop cho các bộ đếm trong khối so sánh tần số? Dựa trên tỉ số chia cực đại N bằng 150, tần số thạch anh 24 MHz và độ phân giải băng con nhỏ nhất 10 MHz, hệ phương trình toán học xác định số chu kỳ đếm cần thiết là 721 chu kỳ. Để thỏa mãn điều kiện lũy thừa cơ số 2 lớn hơn 721, số lượng tầng D flip-flop cần sử dụng chính xác là 10.

Kết luận

  • Thiết kế hoàn chỉnh kiến trúc khối tự động hiệu chỉnh tần số AFC trên tiến trình bán dẫn CMOS 130nm đạt hiệu năng vượt trội với thời gian hiệu chỉnh thực tế dưới 5 microgiây.
  • Ứng dụng đột phá kỹ thuật chọn lọc pha IQ 4 kênh song song kết hợp giải thuật tìm kiếm nhị phân, giúp giảm hơn 90% thời gian hiệu chỉnh so với các phương pháp counter-based truyền thống.
  • Phân giải chính xác tuyệt đối 64 băng con cho khối dao động LC-VCO trên toàn bộ hai dải tần truyền hình số DVB-T2 gồm VHF từ 174 MHz đến 230 MHz và UHF từ 470 MHz đến 790 MHz.
  • Đảm bảo độ bền vững logic và khả năng làm việc ổn định qua các góc mô phỏng biến thiên PVT nghiêm ngặt từ âm 40 độ C đến 120 độ C và điện áp nguồn lệch cộng trừ 10%.
  • Cung cấp toàn bộ bản vẽ layout vật lý và sơ đồ nguyên lý chuẩn hóa, đóng góp thiết thực vào chương trình phát triển công nghiệp vi mạch và lộ trình số hóa truyền hình mặt đất quốc gia.

Đóng góp chính của luận văn là làm chủ hoàn toàn quy trình thiết kế và tối ưu hóa vi mạch cao tần cho khối tổng hợp tần số RF Tuner IC. Kế hoạch tiếp theo bao gồm việc sản xuất tấm wafer mẫu thử nghiệm thực tế và nghiên cứu chuyển đổi thiết kế lên các công nghệ bán dẫn tiên tiến 65nm và 28nm. Các nhà nghiên cứu và kỹ sư vi mạch quan tâm có thể tiếp tục kế thừa kiến trúc này để phát triển các thế hệ chip thu phát không dây hiệu năng cao cho hệ sinh thái công nghệ bán dẫn Việt Nam.