Tổng quan luận án

Vấn đề lưu trữ dữ liệu trong các thiết bị điện tử hiện đại phụ thuộc vào hai nhóm bộ nhớ chính: bộ nhớ tự xóa (như SRAM, DRAM) và bộ nhớ không tự xóa (như ROM, PROM, EPROM, EEPROM, Flash, MRAM). Nhóm bộ nhớ tự xóa sở hữu tốc độ truy xuất cao nhưng mất dữ liệu khi ngắt nguồn điện, do đó chỉ đóng vai trò bộ nhớ tạm thời. Nhóm bộ nhớ không tự xóa duy trì được trạng thái dữ liệu khi mất nguồn nhưng lại có tốc độ ghi/đọc chậm và tồn tại cơ chế đọc phá hủy dữ liệu (destructive read), buộc thiết bị phải tự ghi lại dữ liệu sau mỗi chu kỳ đọc.

Để giải quyết mâu thuẫn này, xu hướng phát triển hướng tới một loại bộ nhớ kết hợp cả hai ưu điểm: tốc độ nhanh, dung lượng lớn, mật độ cao, không tự xóa và đọc không phá hủy dữ liệu. Transistor hiệu ứng trường có cổng sắt điện (FeFET hay FGT) với cấu trúc một phần tử duy nhất (1T) đáp ứng các tiêu chuẩn trên.

Khoảng trống nghiên cứu được xác định từ thực tế: các bộ nhớ FeFET sử dụng vật liệu sắt điện hữu cơ có ưu thế về nhiệt độ chế tạo thấp nhưng đòi hỏi điện áp hoạt động cao (> 10 V), độ bền kém và dễ suy giảm tính chất khi xử lý nhiệt. Ngược lại, bộ nhớ FeFET sử dụng vật liệu sắt điện vô cơ (như $\text{PbZr}x\text{Ti}{1-x}\text{O}_3$ - PZT, $\text{SrBi}_2\text{Ta}_2\text{O}_9$ - SBT, $(\text{Bi},\text{La})_4\text{Ti}3\text{O}{12}$ - BLT) hoạt động ổn định ở điện áp thấp (~5 V) nhưng lại yêu cầu nhiệt độ kết tinh cao (> 600 °C) và phụ thuộc vào đế silic truyền thống. Tại Việt Nam, chưa có công trình hoàn chỉnh nào nghiên cứu chế tạo bộ nhớ sắt điện vô cơ bằng phương pháp dung dịch ở nhiệt độ dưới 500 °C trên các loại đế khác nhau.

Nhiệm vụ của luận án gồm 5 nội dung chính:

  1. Nghiên cứu các mô hình lý thuyết giải thích tính chất cho từng lớp màng mỏng và các mô hình, nguyên lý hoạt động của các bộ nhớ sắt điện.
  2. Tối ưu hóa quy trình chế tạo các màng mỏng sắt điện, màng mỏng làm điện cực, màng mỏng làm kênh dẫn với chất lượng cao bằng phương pháp dung dịch.
  3. Khảo sát ảnh hưởng của chiều dày, nhiệt độ ủ và phương pháp ủ đến tính chất của từng lớp màng.
  4. Khảo sát ảnh hưởng của các lớp màng mỏng điện cực, màng mỏng kênh dẫn và các loại đế đến tính chất sắt điện của các màng mỏng sắt điện.
  5. Chế tạo thử nghiệm các bộ nhớ sắt điện FGT trên một số loại đế, đồng thời khảo sát và đánh giá hoạt động của chúng.

Đối tượng nghiên cứu bao gồm hệ màng mỏng sắt điện BLT, PZT, PZTN; màng mỏng điện cực oxit dẫn $\text{LaNiO}3$ (LNO), điện cực kim loại Pt, Al; màng mỏng bán dẫn oxit làm kênh dẫn $\text{In}{2-x}\text{Sn}x\text{O}{3-2x}$ (ITO); cùng cấu trúc linh kiện ô nhớ FeFET dạng màng mỏng. Phạm vi thực nghiệm tập trung vào công nghệ lắng đọng dung dịch (sol-gel quay phủ), ủ nhiệt chậm và ủ nhiệt nhanh (RTA); khảo sát trên các loại đế $\text{Si/SiO}_2$, đơn tinh thể $\text{SrTiO}_3$ (sc-STO), đa tinh thể $\text{SrTiO}_3$ (pc-STO), nhôm và thủy tinh; cấu trúc ô nhớ kích thước vi mô (quang khắc) và nanô mét (quang khắc chùm điện tử, kênh dẫn dưới 100 nm).

Tổng quan tài liệu và vị trí của luận án

Luận án điểm lại hệ thống các công trình nghiên cứu về vật liệu perovskite và bộ nhớ sắt điện:

  • Gustav Rose (1839) phát hiện khoáng chất $\text{CaTiO}_3$ và thiết lập thuật ngữ perovskite; các công trình tiếp nối của Megaw, Jona và Shirane xác lập cấu trúc mạng tinh thể $\text{ABO}_3$.
  • Thuyết chuyển pha nhiệt động học Ginzburg-Landau: phân tích hàm năng lượng tự do $G(P, T)$ đối với chuyển pha loại một và loại hai; định luật Curie-Weiss xác định sự phụ thuộc nhiệt độ của độ cảm điện môi.
  • Nuraje và cộng sự chứng minh bằng hiển vi điện tử truyền qua (TEM) sự méo mạng tinh thể và độ lệch khỏi tâm của các cation Zr/Ti trong khối bát diện $(\text{Zr/Ti})\text{O}_6$ là nguồn gốc phát sinh phân cực tự phát $P_S$.
  • Fousek và Janovec thiết lập hệ tiêu chuẩn xác định các kiểu vách đômen (180°, 90°, 71°, 109°) trong vật liệu sắt điện dựa trên tính đối xứng tinh thể.
  • Gerber nghiên cứu màng mỏng $\text{Si/SiO}_2/\text{TiO}_2/\text{Pt}(111)/\text{PZT}(130\text{ nm})$ chế tạo bằng phương pháp dung dịch, chỉ ra mối quan hệ giữa tỷ lệ pha tạp Zr/Ti với điện trường kháng $E_c$, phân cực dư $P_r$, hằng số điện môi và hệ số áp điện.
  • Chen công bố sự suy giảm phân cực dư $P_r$ kèm theo sự gia tăng trường kháng $E_c$ theo số chu kỳ phân cực (hiện tượng mỏi/fatigue) trong cấu trúc tụ điện $\text{Pt/PZT/Pt}$.
  • Nagarajan và cộng sự phân tích ảnh hưởng của bề dày (60–400 nm) đến cấu trúc đômen và tính chất điện của màng epitaxial $\text{LaAlO}3(001)/\text{LSCO/PbZr}{0,2}\text{Ti}_{0,8}\text{O}_3$ chế tạo bằng phương pháp lắng đọng xung laser (PLD); đồng thời khảo sát màng PMN-PT trên đế $\text{LaAlO}_3(100)$.
  • Junquera và Ghosez xây dựng mô hình tính toán giới hạn bề dày tối thiểu 2,4 nm trong cấu trúc $\text{SrRuO}_3/\text{BaTiO}_3/\text{SrRuO}_3$ do tác động của trường khử phân cực tĩnh điện tại mặt phân giới sắt điện - kim loại.
  • Fong và cộng sự sử dụng nhiễu xạ tia X chứng minh pha sắt điện của $\text{PbTiO}_3$ trên đế $\text{SrTiO}_3$ (chế tạo bằng MOCVD) vẫn ổn định ở nhiệt độ phòng khi bề dày giảm xuống 1,2 nm.
  • Tybel và cộng sự ghi nhận phân cực ổn định trong màng $\text{Pb(Zr}{0,2}\text{Ti}{0,8}\text{)O}_3$ ở bề dày 4,0 nm, nhưng không ghi nhận tính sắt điện khi bề dày đạt 1,6 nm.
  • Martirena khảo sát ảnh hưởng của kích thước hạt (1,8–4,6 μm) lên hằng số điện môi và nhiệt độ chuyển pha của gốm PZT dạng khối.

Luận án lựa chọn giải quyết khoảng trống thực nghiệm: hạ thấp nhiệt độ kết tinh của màng sắt điện PZT xuống dưới 500 °C bằng phương pháp ủ nhiệt nhanh; thay thế điện cực Pt bằng điện cực oxit dẫn LNO để khắc phục hiện tượng già hóa và giảm dòng rò; tối ưu hóa màng bán dẫn kênh dẫn ITO bằng phương pháp dung dịch; tích hợp thành công ô nhớ trên đế thủy tinh thay vì đế silic đắt tiền; và chế tạo ô nhớ kích thước kênh dẫn dưới 100 nm (đạt tới 30 nm) bằng công nghệ khắc chùm điện tử.

Cơ sở lý thuyết và phương pháp nghiên cứu

Cơ sở lý thuyết

Vật liệu sắt điện perovskite lý tưởng có công thức tổng quát $\text{ABO}_3$, trong đó cation A chiếm 8 đỉnh của hình lập phương, cation B nằm ở tâm khối và 6 anion $\text{O}^{2-}$ chiếm tâm các mặt, tạo thành khối bát diện $\text{BO}_6$. Sự dịch chuyển của cation B khỏi tâm bát diện dẫn đến sự méo mạng đối xứng (từ lập phương thuận điện sang tứ giác hoặc trực thoi sắt điện) và tạo ra mômen lưỡng cực điện tự phát.

Lý thuyết chuyển pha Ginzburg-Landau mô tả mật độ năng lượng tự do $G(P, T)$ qua chuỗi khai triển theo thông số trật tự là độ phân cực $P$:

$$G(P, T) = \int dV \left[ \frac{1}{2} g_2(T) P^2 + \frac{1}{4} g_4(T) P^4 + \frac{1}{6} g_6(T) P^6 + \frac{1}{2} \delta (\nabla P)^2 \right]$$

Trong đó:

  • $g_2(T) = \frac{1}{C}(T - T_0)$, với $C$ là hằng số Curie và $T_0$ là nhiệt độ Curie.
  • Chuyển pha loại hai xảy ra khi $g_4 > 0$ (bỏ qua $g_6$), độ phân cực tự phát biến thiên liên tục: $P_S \propto (T_C - T)^{1/2}$.
  • Chuyển pha loại một xảy ra khi $g_4 < 0$ và $g_6 > 0$, xuất hiện bước nhảy phân cực đột ngột tại $T_C$.
  • Ở pha thuận điện ($T > T_C$), độ cảm điện môi tuân theo định luật Curie-Weiss: $\chi(T) = \frac{C}{T - T_0}$.

Sự hình thành đômen và vách đômen (vách 180° và 90°) bắt nguồn từ xu hướng cực tiểu hóa năng lượng tĩnh điện của trường khử phân cực $E_d$ và năng lượng đàn hồi cơ học. Quá trình đảo cực dưới điện trường ngoài tạo nên đường trễ sắt điện $P(E)$ đặc trưng bởi ba tham số: độ phân cực bão hòa ($P_{sat}$), độ phân cực dư ($P_r$) và điện trường kháng ($E_c$).

Transistor hiệu ứng trường cổng sắt điện (FeFET) hoạt động trên cấu trúc MFS (Kim loại - Sắt điện - Bán dẫn), MFIS hoặc MFMIS. Trạng thái phân cực của lớp điện môi sắt điện điều khiển nồng độ hạt tải trong kênh bán dẫn, cho phép phân biệt trạng thái ghi "1" ($V_G > 0$) và trạng thái ghi "0" ($V_G < 0$), đồng thời đọc dữ liệu thông qua dòng máng $I_D$ mà không làm đảo lộn trạng thái phân cực.

Phương pháp nghiên cứu và thực nghiệm

Quy trình thực nghiệm kết hợp nhiều kỹ thuật chế tạo và phân tích:

  • Chế tạo màng mỏng: Phương pháp hóa dung dịch (quay phủ tiền chất qua 4 giai đoạn: nhỏ giọt, quay đệm, quay phủ tạo màng, sấy khô loại dung môi trên hot-plate). Quy trình nhiệt luyện gồm ủ tăng nhiệt chậm trong lò nung và ủ nhiệt nhanh (RTA). Chế tạo điện cực Pt bằng phún xạ chân không DC/RF có mặt nạ kim loại.
  • Phân tích cấu trúc và hình thái: Phương pháp nhiễu xạ tia X (XRD) xác định thành phần pha và định hướng tinh thể; phổ tán xạ năng lượng tia X (EDS/EDX) xác định tỷ lệ thành phần nguyên tố; kính hiển vi điện tử quét (SEM) quan sát hình thái bề mặt và độ dày mặt cắt ngang; kính hiển vi lực nguyên tử (AFM) phân tích biên dạng bề mặt 3D.
  • Khảo sát tính chất điện và sắt điện: Hệ đo Radiant Precision LC 10 (mạch Sawyer-Tower) đo đường trễ $P-E$, mật độ dòng rò theo điện trường $J(E)$ và theo thời gian $J(t)$; hệ phân tích tham số bán dẫn Agilent 4155C (đặt trong buồng cô lập chống nhiễu) đo đặc trưng truyền dẫn $I_D-V_G$, đặc trưng lối ra $I_D-V_D$ và thời gian lưu giữ (retention).
  • Chế tạo linh kiện ô nhớ: Công nghệ quang khắc quang học kết hợp kỹ thuật lift-off và ăn mòn ướt tạo cấu trúc ô nhớ cỡ micro mét; công nghệ quang khắc chùm điện tử (EB lithography) thiết kế trên AutoCAD kết hợp ăn mòn khô bằng plasma bắt cặp phản ứng (ICP-RIE) tạo kênh dẫn cỡ nano mét.

Nội dung chính theo từng chương

Chương 1. Vật liệu trong bộ nhớ sắt điện

Chương này tổng quan cơ sở vật lý của bộ nhớ sắt điện FeFET và các nhóm vật liệu cấu trúc perovskite. Tác giả phân tích cấu trúc MFS, so sánh hiệu năng của FeFET với DRAM, SRAM, Flash, chỉ rõ ưu thế đọc không phá hủy dữ liệu và cấu trúc gọn nhẹ 1-transistor.

Chương 1 đi sâu làm rõ ba hạn chế chính của FeFET:

  • Sự tương tác hóa học và khuếch tán nguyên tố tại mặt phân giới giữa lớp sắt điện và lớp bán dẫn/silic.
  • Điện thế ghi/đo cao dẫn đến tiêu hao năng lượng.
  • Hiện tượng suy giảm tính chất điện và mỏi phân cực theo thời gian hoạt động.

Luận án phân tích cấu trúc tinh thể $\text{ABO}_3$, các cấu trúc biến thể (Bi chồng lớp như BLT/SBT, đồng-vonfram, pyrochlore), và trình bày chi tiết lý thuyết nhiệt động Ginzburg-Landau cho chuyển pha loại một và loại hai. Khảo sát hệ vật liệu $\text{PbZr}x\text{Ti}{1-x}\text{O}_3$ (PZT) cho thấy tại vùng pha phân biên (MPB, $0,50 < x < 0,55$), sự đồng tồn tại của pha tứ giác và pha mặt thoi giúp các véc-tơ phân cực tự phát dễ dàng định hướng theo 14 trạng thái khác nhau, làm tăng cực đại các thông số $P_r$, hằng số điện môi và hệ số áp điện.

Ngoài ra, chương 1 tổng kết các cơ chế suy giảm mỏi của tụ điện $\text{Pt/PZT/Pt}$, khẳng định việc sử dụng điện cực oxit dẫn ($\text{LaNiO}_3$, $\text{IrO}_2$, $\text{RuO}_2$, $\text{SrRuO}_3$) thay thế Pt là giải pháp then chốt để giải phóng các điện tích kẹt và ngăn chặn sự ghim vách đômen.

Chương 2. Các phương pháp thực nghiệm

Chương 2 trình bày chi tiết toàn bộ quy trình công nghệ chế tạo và các thiết bị khảo sát thực nghiệm. Quy trình chế tạo màng bằng phương pháp dung dịch sử dụng các tiền chất kim loại hữu cơ hòa tan trong dung môi thích hợp, quay phủ trên bề mặt đế mẫu qua thiết bị quay phủ có bảng điều khiển điện tử, sấy loại bỏ dung môi trên hot-plate. Hai quy trình nhiệt luyện được đối chiếu: quy trình ủ tăng nhiệt chậm trong lò nung thông thường và quy trình ủ nhiệt nhanh (RTA). Điện cực kim loại Pt được phún xạ chân không qua hệ phún xạ RF/DC với mặt nạ tạo hình.

Hệ thống thiết bị phân tích gồm:

  • Thiết bị nhiễu xạ tia X (XRD) ghi phổ tán xạ trên mặt phẳng tinh thể.
  • Phổ tán xạ năng lượng tia X (EDS) kiểm tra độ chính xác thành phần hóa học.
  • Kính hiển vi điện tử quét (SEM) chụp bề mặt và mặt cắt ngang mẫu.
  • Thiết bị Radiant Precision LC 10 đo đường cong trễ phân cực $P-E$ theo nguyên lý mạch Sawyer-Tower và đặc trưng dòng rò $J-E$, $J-t$.
  • Thiết bị Agilent 4155C đo các tham số bán dẫn của transistor nhớ.

Trong phần chế tạo linh kiện, tác giả mô tả quy trình quang khắc vi mô qua kỹ thuật lift-off và ăn mòn hóa học để chế tạo ô nhớ kích thước micro mét. Đối với ô nhớ nano mét, quy trình sử dụng phần mềm AutoCAD thiết kế kích thước kênh dẫn, áp dụng hệ quang khắc chùm điện tử (EB lithography) và buồng ăn mòn khô RIE sử dụng nguồn plasma bắt cặp phản ứng ICP.

Chương 3. Khảo sát tính chất các hệ màng mỏng

Chương 3 tập trung công bố và thảo luận các kết quả thực nghiệm khảo sát cấu trúc tinh thể, hình thái học bề mặt và tính chất điện của các hệ màng mỏng thành phần:

  1. Hệ màng sắt điện BLT và PZT ủ tăng nhiệt chậm trên đế silic:

    • Phổ XRD và ảnh SEM cho thấy màng BLT kết tinh pha perovskite dạng lớp ở dải nhiệt độ 650–825 °C; màng PZT kết tinh ở 500–700 °C, bề mặt đồng nhất, không nứt gãy.
    • Mẫu BLT725 đạt phân cực dư $P_r = 12,4\ \mu\text{C/cm}^2$, trường kháng $E_c = 85\ \text{kV/cm}$. Mẫu PZT600 đạt $P_r = 28,6\ \mu\text{C/cm}^2$, $E_c = 65\ \text{kV/cm}$ ở thế áp 5 V.

  2. Hệ màng mỏng PZT ủ nhiệt nhanh trên đế $\text{Si/SiO}_2/\text{Ti/Pt}$ (hệ PZTN):

    • Nhiệt độ ủ nhanh được khảo sát từ 425 °C đến 550 °C (các mẫu PZTN425, PZTN450, PZTN475, PZTN500, PZTN550).
    • Mẫu PZTN500 ủ ở 500 °C cho thấy sự hình thành pha perovskite hoàn chỉnh, cấu trúc hạt mịn, phân cực dư đạt $P_r = 22,5\ \mu\text{C/cm}^2$, trường kháng $E_c = 58\ \text{kV/cm}$ và mật độ dòng rò duy trì ở mức thấp ($~10^{-7}\ \text{A/cm}^2$ ở 4 V).

  3. Ảnh hưởng của điện cực oxit dẫn LNO:

    • Màng $\text{LaNiO}_3$ (LNO) chế tạo trên đế $\text{Si/SiO}_2$ và đế nhôm ở nhiệt độ ủ 500–700 °C thể hiện tính dẫn điện kim loại với điện trở suất đạt khoảng $10^{-3}\ \Omega\cdot\text{cm}$.
    • Khi sử dụng lớp điện cực LNO (như cấu trúc Al/LNO/PZT), đường cong trễ $P-E$ cân đối hơn, dòng rò giảm rõ rệt và độ bền mỏi phân cực được cải thiện đáng kể so với điện cực Pt.

  4. Ảnh hưởng của loại đế lên màng PZTN500:

    • Khảo sát so sánh màng PZTN500 trên các đế: đơn tinh thể $\text{SrTiO}_3$ (sc-STO), đa tinh thể $\text{SrTiO}_3$ (pc-STO) và đế thủy tinh.
    • Màng trên đế sc-STO có định hướng tinh thể cao nhất và tính chất điện vượt trội; màng trên đế thủy tinh vẫn thể hiện tính chất sắt điện rõ nét với đường trễ khép kín, chứng minh tính khả thi của việc tích hợp màng vô cơ nhiệt độ thấp trên vật liệu nền giá rẻ.

  5. Tối ưu hóa màng bán dẫn kênh dẫn ITO:

    • Khảo sát màng $\text{In}_{2-x}\text{Sn}x\text{O}{3-2x}$ (ITO) với độ dày thay đổi (40, 80, 120, 160 nm) và nhiệt độ ủ (500, 600, 700 °C).
    • Màng ITO ủ ở 600 °C đạt chất lượng kết tinh tối ưu, điện trở suất thấp, nồng độ hạt tải đạt dải $10^{19} - 10^{20}\ \text{cm}^{-3}$ và độ linh động hạt tải $\mu_{FE}$ phù hợp làm kênh dẫn transistor.
Hệ mẫu / Cấu trúc Phương pháp & Nhiệt độ ủ Đế Phân cực dư $P_r$ ($\mu\text{C/cm}^2$) Trường kháng $E_c$ ($\text{kV/cm}$) Mật độ dòng rò (ở thế đo 4–5 V)
BLT725 Ủ nhiệt chậm, 725 °C $\text{Si/SiO}_2/\text{Ti/Pt}$ 12,4 85 Trung bình ($~10^{-6}\ \text{A/cm}^2$)
PZT600 Ủ nhiệt chậm, 600 °C $\text{Si/SiO}_2/\text{Ti/Pt}$ 28,6 65 $~10^{-6}\ \text{A/cm}^2$
PZTN500 Ủ nhiệt nhanh (RTA), 500 °C $\text{Si/SiO}_2/\text{Ti/Pt}$ 22,5 58 Thấp ($~10^{-7}\ \text{A/cm}^2$)
PZTN500/sc-STO Ủ nhiệt nhanh, 500 °C Đơn tinh thể STO Cao nhất Nhỏ Rất thấp
PZTN500/Thủy tinh Ủ nhiệt nhanh, 500 °C Thủy tinh Thể hiện rõ trễ Phù hợp linh kiện Thấp
PZT/LNO/Al Ủ nhiệt, 575–625 °C Nhôm (Al) Ổn định Cải thiện Giảm dòng rò, chống mỏi

Chương 4. Chế tạo và khảo sát ô nhớ sắt điện

Chương 4 trình bày các kết quả chế tạo và đo đạc thông số hoạt động của các cấu trúc ô nhớ sắt điện FeFET (FGT):

  1. Ô nhớ sắt điện với kênh dẫn cỡ micro mét:

    • Tác giả chế tạo thành công cấu trúc ô nhớ cổng phẳng trên đế silic và cấu trúc cổng nổi trên các đế thủy tinh, sc-STO, pc-STO sử dụng lớp điện môi sắt điện PZT và kênh dẫn bán dẫn ITO.
    • Đặc trưng truyền dẫn $I_D-V_G$: xuất hiện đường trễ ngược chiều kim đồng hồ rõ rệt (cửa sổ nhớ $\Delta V_C$), xác nhận dòng máng được điều khiển bởi trạng thái phân cực sắt điện của lớp cổng PZT.
    • Đặc trưng lối ra $I_D-V_D$: thể hiện tính chất hoạt động chuẩn của transistor trường với vùng tuyến tính ở điện áp thấp và vùng bão hòa dòng máng ở điện áp cao.
    • Đặc tính duy trì (retention): tỷ số dòng mở/tắt ($I_{on}/I_{off}$) giữa hai trạng thái "1" và "0" duy trì ổn định theo thời gian, chứng minh khả năng lưu giữ thông tin không tự xóa.

  2. Ô nhớ sắt điện với kênh dẫn cỡ nano mét:

    • Sử dụng kỹ thuật quang khắc chùm điện tử (EB lithography) kết hợp ăn mòn khô ICP-RIE, tác giả thu hẹp thành công chiều rộng kênh dẫn $W_{DS}$ của ô nhớ FGT xuống các kích thước 100 nm, 50 nm và 30 nm.
    • Ảnh hiển vi quang học, ảnh SEM và ảnh AFM 3D khẳng định biên dạng kênh dẫn thẳng, sắc nét, không bị đứt đoạn hay biến dạng cấu trúc.
    • Các phép đo đặc trưng $I_D-V_G$ và $I_D-V_D$ trên các ô nhớ nano mét 100 nm, 50 nm và 30 nm ghi nhận hoạt động ổn định của hiệu ứng trường sắt điện, duy trì cửa sổ nhớ và khả năng đóng/mở dòng máng rõ ràng ngay cả khi kích thước linh kiện thu nhỏ xuống dải vài chục nano mét.

Kết quả và những đóng góp mới

Luận án tự xác lập các đóng góp mới về mặt khoa học và công nghệ:

  • Xây dựng và hoàn thiện quy trình chế tạo các màng mỏng vô cơ (sắt điện PZT/BLT, điện cực LNO, kênh dẫn bán dẫn ITO) bằng phương pháp hóa dung dịch (sol-gel quay phủ) đạt độ lặp lại cao, màng đặc xít, bề mặt phẳng mịn, không nứt gãy.
  • Khảo sát có hệ thống ảnh hưởng của chế độ nhiệt luyện, phương pháp ủ (ủ chậm và ủ nhanh RTA), chiều dày màng, vật liệu điện cực và vật liệu nền (silic, thủy tinh, nhôm, STO) lên cấu trúc vi mô và tính chất sắt điện.
  • Hạ thấp nhiệt độ kết tinh của màng sắt điện chất lượng cao (hệ PZTN) xuống 500 °C bằng kỹ thuật ủ nhiệt nhanh (RTA), mở ra khả năng tích hợp trực tiếp màng vô cơ lên các chất nền chịu nhiệt kém như thủy tinh.
  • Ứng dụng thành công màng điện cực oxit dẫn $\text{LaNiO}_3$ (LNO) giúp giảm thiểu mật độ dòng rò và hạn chế sự suy giảm phân cực (chống mỏi) của màng PZT.
  • Thiết kế, chế tạo và đo kiểm hoàn chỉnh hoạt động của linh kiện bộ nhớ transistor sắt điện (FeFET/FGT) kích thước micro mét và nano mét. Bằng kỹ thuật EB lithography và ăn mòn khô ICP-RIE, luận án đã chế tạo thành công ô nhớ có chiều rộng kênh dẫn thu nhỏ xuống 100 nm, 50 nm và 30 nm, đóng góp trực tiếp vào mục tiêu nâng cao mật độ nhớ của linh kiện bán dẫn.
  • Đề xuất giải pháp sử dụng vật liệu vô cơ chế tạo ở nhiệt độ thấp trên đế thủy tinh để thay thế vật liệu hữu cơ kém bền và giảm giá thành sản xuất so với đế silic truyền thống.

Hạn chế và hướng nghiên cứu tiếp

Văn bản luận án đề cập một số hạn chế gắn liền với phạm vi thực nghiệm:

  • Hiện tượng suy giảm tính chất điện và dòng rò tại mặt phân giới sắt điện - kim loại khi sử dụng điện cực Pt truyền thống vẫn còn tồn tại do sự tích tụ điện tích không gian và ghim vách đômen.
  • Khi bề dày màng sắt điện giảm xuống dải siêu mỏng (dưới vài chục nanomet), ảnh hưởng của trường khử phân cực $E_d$ và các khuyết tật bề mặt tăng lên, đòi hỏi kiểm soát nghiêm ngặt hơn về độ nhám và liên kết phân giới.
  • Cấu trúc MFS trực tiếp giữa màng sắt điện và kênh dẫn bán dẫn dễ phát sinh lớp điện môi chuyển tiếp không mong muốn nếu xử lý nhiệt không tối ưu.

Hướng nghiên cứu tiếp theo được định hình từ nội dung văn bản:

  • Tiếp tục nghiên cứu tối ưu hóa các lớp đệm điện môi có hằng số điện môi cao ($\text{HfO}_2$, $\text{ZrO}_2$, $\text{Al}_2\text{O}_3$) trong cấu trúc MFIS/MFMIS để cải thiện độ bền tiếp xúc và thời gian lưu giữ thông tin.
  • Mở rộng ứng dụng các điện cực oxit dẫn khác ($\text{IrO}_2$, $\text{RuO}_2$, $\text{SrRuO}_3$) và hoàn thiện công nghệ nano để tiếp tục thu nhỏ kích thước ô nhớ dưới 30 nm.

Giá trị tham khảo

Luận án là tài liệu tham khảo giá trị cho các đối tượng học thuật và kỹ thuật:

  • Nghiên cứu sinh, học viên cao học và nhà nghiên cứu chuyên ngành Khoa học vật liệu, Vật lý chất rắn, Vật lý kỹ thuật và Công nghệ nano: tham khảo cơ sở lý thuyết chuyển pha Ginzburg-Landau, động học đômen sắt điện và các mô hình suy giảm mỏi phân cực.
  • Kỹ sư và chuyên gia công nghệ bán dẫn: ứng dụng các quy trình thực nghiệm chi tiết ở Chương 2 và Chương 3, đặc biệt là thông số pha chế sol-gel, chế độ ủ nhiệt nhanh (RTA) ở 500 °C cho màng PZT, kỹ thuật phún xạ LNO và tối ưu hóa màng bán dẫn ITO.
  • Nhóm nghiên cứu thiết kế linh kiện vi điện tử: tham khảo quy trình quang khắc chùm điện tử (EB lithography) kết hợp ăn mòn khô ICP-RIE ở Chương 4 để chế tạo các cấu trúc transistor có độ rộng kênh dẫn từ vi mô đến dải 30–100 nm.

Câu hỏi thường gặp

1. Tại sao luận án tập trung nghiên cứu bộ nhớ FeFET thay vì bộ nhớ FeRAM truyền thống? Bộ nhớ FeRAM sử dụng cấu trúc tụ điện sắt điện kết hợp transistor (1T-1C) và hoạt động theo cơ chế đọc phá hủy dữ liệu (destructive read), đòi hỏi chu kỳ ghi lại sau mỗi lần đọc, làm giới hạn tốc độ và độ bền. Ngược lại, FeFET là linh kiện chỉ gồm 1 phần tử transistor duy nhất (cấu trúc 1T), hoạt động dựa trên sự điều chế kênh dẫn bởi điện trường sắt điện, cho phép đọc không phá hủy dữ liệu, tăng tốc độ truy xuất và nâng cao mật độ tích hợp.

2. Phương pháp ủ nhiệt nhanh (RTA) đem lại ưu thế gì cho màng sắt điện PZTN? Kỹ thuật ủ nhiệt nhanh cho phép cung cấp năng lượng tức thời để kết tinh pha perovskite hoàn chỉnh ở nhiệt độ chỉ 500 °C (mẫu PZTN500), thấp hơn đáng kể so với phương pháp ủ chậm truyền thống (> 600 °C). Màng PZTN500 đạt phân cực dư $P_r = 22,5\ \mu\text{C/cm}^2$, trường kháng $E_c = 58\ \text{kV/cm}$ và duy trì mật độ dòng rò thấp ($~10^{-7}\ \text{A/cm}^2$), cho phép tích hợp màng vô cơ lên các loại đế chịu nhiệt thấp như thủy tinh.

3. Việc sử dụng màng điện cực oxit dẫn $\text{LaNiO}_3$ (LNO) giải quyết vấn đề gì của màng PZT? Điện cực oxit LNO giúp giải phóng các khuyết tật oxy và điện tích kẹt tích tụ tại mặt phân giới giữa điện cực và màng sắt điện trong quá trình chuyển mạch phân cực. Nhờ đó, cấu trúc sử dụng điện cực LNO làm giảm mật độ dòng rò, cân đối đường cong trễ $P-E$ và cải thiện rõ rệt hiện tượng suy giảm mỏi phân cực so với việc sử dụng điện cực kim loại Pt.

4. Màng bán dẫn ITO đóng vai trò gì trong cấu trúc ô nhớ FeFET và được tối ưu hóa như thế nào? Màng $\text{In}{2-x}\text{Sn}x\text{O}{3-2x}$ (ITO) được sử dụng làm lớp kênh dẫn bán dẫn kết nối giữa cực nguồn (Source) và cực máng (Drain). Khi ủ ở nhiệt độ 600 °C, màng ITO đạt cấu trúc đa tinh thể tối ưu, nồng độ hạt tải trong khoảng $10^{19} - 10^{20}\ \text{cm}^{-3}$ và điện trở suất thấp ($~10^{-3}\ \Omega\cdot\text{cm}$), đảm bảo độ linh động hạt tải $\mu{FE}$ thích hợp để dòng máng $I_D$ bị điều chế hiệu quả bởi điện áp cực cổng.

5. Luận án đã chế tạo ô nhớ sắt điện kích thước nano mét bằng công nghệ nào và kết quả đạt được ra sao? Ô nhớ kích thước nano mét được thiết kế trên AutoCAD và chế tạo bằng công nghệ quang khắc chùm điện tử (EB lithography) kết hợp kỹ thuật ăn mòn khô ICP-RIE. Kết quả tạo ra các kênh dẫn có chiều rộng $W_{DS}$ đạt 100 nm, 50 nm và 30 nm với biên dạng hình học sắc nét trên ảnh AFM/SEM, đồng thời duy trì đầy đủ đặc trưng đóng cắt $I_D-V_G$ và điều chế dòng máng $I_D-V_D$ của ô nhớ transistor sắt điện.

Kết luận

Luận án của nghiên cứu sinh Đỗ Hồng Minh đã giải quyết thành công các vấn đề thực nghiệm then chốt trong việc chế tạo và khảo sát màng mỏng sắt điện vô cơ cùng linh kiện bộ nhớ FeFET bằng phương pháp hóa dung dịch. Công trình đã tối ưu hóa quy trình ủ nhiệt nhanh ở nhiệt độ thấp (500 °C), ứng dụng hiệu quả điện cực oxit dẫn LNO và kênh dẫn bán dẫn ITO, đồng thời tích hợp thành công ô nhớ trên nhiều loại đế khác nhau. Đặc biệt, việc chế tạo thành công ô nhớ FeFET kích thước kênh dẫn thu nhỏ xuống 30–100 nm bằng công nghệ khắc chùm điện tử là bước tiến kỹ thuật quan trọng, cung cấp cơ sở thực nghiệm vững chắc cho hướng phát triển bộ nhớ không tự xóa mật độ cao.