Tổng quan về luận án

Sự phát triển vượt bậc của công nghệ vi điện tử và mạch tích hợp mật độ siêu cao (LSI) đặt ra yêu cầu cấp thiết về việc phát triển các thế hệ bộ nhớ mới dung lượng lớn, tốc độ truy xuất siêu nhanh, tiêu thụ năng lượng thấp và có khả năng lưu trữ không tự xóa (Non-Volatile Memory). Các dòng bộ nhớ bán dẫn truyền thống như SRAM và DRAM sở hữu ưu điểm vượt trội về tốc độ xử lý nhưng lại phụ thuộc vào nguồn điện cấp liên tục, trong khi các bộ nhớ không tự xóa như ROM, Flash hay EEPROM lại gặp trở ngại nghiêm trọng về tốc độ ghi/đọc chậm và hiện tượng phá hủy dữ liệu trong quá trình đọc (Destructive Readout Operation), đòi hỏi chu trình tái ghi phức tạp làm suy giảm tuổi thọ linh kiện.

Trước bối cảnh đó, bộ nhớ sắt điện transistor hiệu ứng trường (Ferroelectric-Gate Thin-Film Transistor - FeFET / FGT) với cấu trúc một transistor duy nhất (1T) nổi lên như một giải pháp đột phá, tích hợp đồng thời ưu thế tốc độ của DRAM và đặc tính bất biến dữ liệu của Flash. Luận án tiến sĩ chuyên ngành Vật liệu và linh kiện nanô (Mã số: 944012801.QTD) của nghiên cứu sinh Đỗ Hồng Minh, thực hiện dưới sự hướng dẫn khoa học của TS. Bùi Nguyên Quốc Trình và PGS. TS. Phạm Đức Thắng tại Trường Đại học Công nghệ – Đại học Quốc gia Hà Nội, đã giải quyết trực diện những rào cản cốt lõi của công nghệ FeFET vô cơ.

Cụ thể, nghiên cứu đã khắc phục triệt để khoảng trống khoa học (Research Gap) về nhiệt độ kết tinh cao (> 600 °C) của màng mỏng sắt điện vô cơ truyền thống vốn cản trở khả năng tích hợp trên các loại đế giá rẻ, đồng thời loại bỏ rào cản điện áp hoạt động cao (> 10 V) thường thấy ở các hệ vật liệu hữu cơ. Năm câu hỏi và giả thuyết nghiên cứu cốt lõi được xác lập bao gồm:

  1. (H1) Phương pháp lắng đọng dung dịch hóa học (Chemical Solution Deposition - Sol-Gel) kết hợp ủ nhiệt nhanh (RTA) có thể hạ nhiệt độ kết tinh của màng $\text{Pb(Zr}x\text{Ti}{1-x}\text{)O}_3$ (PZTN) xuống dưới 500 °C mà vẫn bảo toàn độ phân cực dư ($P_r$) cao hay không?
  2. (H2) Sự định hướng tinh thể ưu tiên theo mặt phẳng (111) tại vùng pha biên hình thái (Morphotropic Phase Boundary - MPB) với tỉ lệ $Zr/Ti \approx 52/48$ tối ưu hóa vượt bậc các thông số sắt điện so với các định hướng (100) và (110).
  3. (H3) Việc thay thế điện cực kim loại quý Pt bằng điện cực oxide dẫn điện perovskite $\text{LaNiO}_3$ (LNO) và lớp đệm Al/LNO sẽ ức chế quá trình mỏi phân cực (Fatigue) và hạ thấp dòng rò ranh giới.
  4. (H4) Tích hợp màng bán dẫn oxide trong suốt $\text{In}{2-x}\text{Sn}x\text{O}{3-2x}$ (ITO) làm kênh dẫn trên lớp điện môi cổng sắt điện sẽ tối ưu hóa chuyển dịch điện tích bề mặt và nâng cao độ linh động hạt tải ($\mu{FE}$).
  5. (H5) Kỹ thuật quang khắc chùm điện tử (EB Lithography) kết hợp ăn mòn khô ICP-RIE cho phép thu nhỏ độ rộng kênh dẫn ($W_{DS}$) xuống kích thước nano mét (100 nm, 50 nm, 30 nm) mà vẫn duy trì cửa sổ nhớ và dòng điều khiển ổn định ở điện áp thấp (< 5 V).

Nghiên cứu được triển khai thực nghiệm toàn diện trên 4 hệ đế nền (Si/SiO2, thủy tinh, đơn tinh thể sc-STO, đa tinh thể pc-STO), khảo sát trên 12 bảng tham số thực nghiệm và 82 biểu đồ vi cấu trúc - tính chất điện. Luận án mở ra khả năng chế tạo linh kiện nhớ FeFET vô cơ chi phí thấp, tương thích hoàn toàn với nền tảng bán dẫn hiện đại.

Literature Review và Positioning

Nghiên cứu về bộ nhớ FeFET trên thế giới phân hóa thành hai nhánh chính. Nhánh thứ nhất tập trung vào vật liệu sắt điện hữu cơ polyme như P(VDF-TrFE) [49, 114]. Mặc dù sở hữu ưu điểm xử lý ở nhiệt độ thấp, hệ hữu cơ bộc lộ nhược điểm chí mạng: điện áp hoạt động quá cao (> 10 V), độ bền nhiệt kém, tính chất ferroelectric suy giảm nhanh chóng dưới tác động cơ nhiệt trong quá trình chế tạo vi mạch. Nhánh thứ hai tập trung vào các hệ vật liệu sắt điện vô cơ cấu trúc perovskite và bismuth oxide lớp như $\text{SrBi}_2\text{Ta}2\text{O}9$ (SBT), $(\text{Bi}{3+x}\text{La}{1-x})\text{Ti}3\text{O}{12}$ (BLT) và $\text{Pb(Zr}x\text{Ti}{1-x}\text{)O}_3$ (PZT) [11, 31, 50, 118].

Trong dòng y văn quốc tế, Gerber et al. [28] khi khảo sát màng mỏng $\text{Si/SiO}_2/\text{TiO}2/\text{Pt}(111)/\text{PZT}$ dày 130 nm chế tạo bằng phương pháp dung dịch đã chứng minh sự phụ thuộc mật thiết của trường kháng điện ($E_C$), hệ số phân cực dư ($P_r$) và hằng số điện môi ($\varepsilon$) vào tỉ lệ pha tạp Zr/Ti, xác nhận tính chất sắt điện đạt đỉnh tại pha MPB. Mặt khác, Nagarajan et al. [77, 76] khi nghiên cứu hệ màng epitaxial $\text{LaAlO}3(001)/\text{LSCO}/\text{PbZr}{0.2}\text{Ti}{0.8}\text{O}3$ với độ dày từ 60 đến 400 nm bằng kỹ thuật bốc bay laser xung (PLD) đã chỉ ra rằng tỉ lệ các đômen $90^\circ$ suy giảm mạnh khi độ dày màng giảm dưới 300 nm, kéo theo sự gia tăng đột biến của trường kháng điện $E_C$ dưới ngưỡng 200 nm. Bên cạnh đó, cuộc tranh luận học thuật sâu sắc giữa Junquera & Ghosez [45] (xác lập giới hạn độ dày tới hạn mất tính sắt điện là 2,4 nm do trường khử phân cực ranh giới kim loại/sắt điện) và Fong et al. [25] (chứng minh tính ổn định của pha sắt điện $\text{PbTiO}3$ ở nhiệt độ phòng xuống tới 1,2 nm qua nhiễu xạ tia X synchrotron) đã phản ánh tính phức tạp của hiệu ứng kích thước ranh giới. Tuy nhiên, Tybel et al. [110] lại ghi nhận sự biến mất của tính sắt điện thực nghiệm ở màng $\text{Pb(Zr}{0.2}\text{Ti}{0.8}\text{)O}_3$ 1,6 nm và chỉ ổn định từ độ dày 4,0 nm.

Trong bối cảnh khoa học đó, luận án của Đỗ Hồng Minh định vị một hướng tiếp cận độc đáo: "Tại Việt Nam, tính đến thời điểm này vẫn chưa có bất kỳ công trình khoa học đầy đủ nào nghiên cứu chế tạo bộ nhớ sắt điện sử dụng vật liệu vô cơ bằng phương pháp dung dịch ở dưới 500 °C". Luận án đã lấp đầy khoảng trống nghiên cứu bằng cách kết hợp phương pháp dung dịch giá thành thấp với kỹ thuật ủ nhiệt nhanh, tạo màng PZTN500 chất lượng cao ở 500 °C, đồng thời tích hợp trực tiếp lên đế thủy tinh vô định hình và thu hẹp kênh dẫn xuống dưới 100 nm bằng công nghệ quang khắc chùm điện tử hiện đại.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án kế thừa và mở rộng thuyết nhiệt động học chuyển pha Ginzburg-Landau về vật liệu ferroics [115], trong đó năng lượng tự do $G(P, T)$ được khai triển theo chuỗi lũy thừa của thông số trật tự phân cực $P$: $$G(P, T) = \frac{1}{2}g_2(T)P^2 + \frac{1}{4}g_4(T)P^4 + \frac{1}{6}g_6(T)P^6 - E \cdot P$$ với hệ số bậc hai tuân theo định luật Curie-Weiss $g_2(T) = \frac{1}{C}(T - T_0)$.

Nghiên cứu đã làm sáng tỏ cơ chế vật lý của sự méo mạng tinh thể từ đối xứng lập phương tâm mặt sang đối xứng tứ giác ở nhiệt độ dưới điểm chuyển pha $T_C$. Sự dịch chuyển của cation trung tâm $\text{Zr}^{4+}/\text{Ti}^{4+}$ lệch khỏi tâm của khối bát diện oxy $[(\text{Zr/Ti})\text{O}_6]$ và sự dịch chuyển tương đối của ion $\text{Pb}^{2+}$ dọc theo trục $c$ chính là nguồn gốc vi mô sản sinh mômen lưỡng cực điện tự phát ($P_S$) [81, 125]. Đồng thời, luận án áp dụng tiêu chuẩn hình thành vách đômen của Fousek và Janovec [27], phân tích sâu sắc trạng thái cạnh tranh năng lượng giữa trường khử phân cực tĩnh điện ($E_d$) và năng lượng đàn hồi nội tại, lý giải sự tồn tại song song của vách đômen $180^\circ$ (thuần sắt điện) và vách $90^\circ$ (kết hợp sắt điện và áp điện) trong hệ màng mỏng perovskite.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp chặt chẽ 3 trụ cột lý thuyết vật lý chất rắn và kỹ thuật linh kiện:

  1. Lý thuyết phân pha MPB: Tối ưu hóa bậc tự do quay của 14 hướng phân cực khả dĩ giữa cấu trúc mặt thoi và tứ giác khi $x \approx 0,52 - 0,55$.
  2. Lý thuyết tiếp xúc dị thể dị chất (Hetero-interface transport): Phân tích rào thế tiếp xúc tại các phân biên MFS (Metal-Ferroelectric-Semiconductor), MFIS và MFMIS, triệt tiêu hiện tượng khuếch tán chéo nguyên tố và suy thoái điện tích ranh giới.
  3. Mô hình trễ phân cực điện tích (P-E Loop Dynamics): Vận hành mạch đo Sawyer-Tower [38] để phân lập độ phân cực bão hòa ($P_{Sat}$), phân cực dư ($P_r$), trường kháng điện ($E_C$) và dòng rò ranh giới $J(E), J(t)$.

Khung phân tích này thiết lập điều kiện biên vật lý nghiêm ngặt: kiểm soát độ nhám bề mặt ranh giới ở mức dưới 2 nm và hạn chế mật độ sai hỏng cấu trúc để triệt tiêu hiện tượng ghim đômen (Domain Pinning), ngăn ngừa quá trình già hóa và mỏi phân cực của màng ferroelectric.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Luận án được thiết kế theo trường phái thực nghiệm thực chứng (Positivism / Experimental Materials Science), kết hợp quy trình chế tạo vật liệu hóa ướt với công nghệ vi gia công bán dẫn đa tầng:

  • Quy mô mẫu: Khảo sát toàn diện hệ màng mỏng sắt điện BLT (nhiệt độ ủ 650 – 825 °C), hệ màng mỏng PZT ủ nhiệt chậm (500 – 700 °C), màng PZTN ủ nhiệt nhanh (425 – 550 °C), màng điện cực LNO (550 – 700 °C), màng kênh dẫn ITO (độ dày 40 – 160 nm, nhiệt độ ủ 500 – 700 °C) và các tế bào nhớ FeFET kích thước micro/nano mét.
  • Đa dạng hóa đế nền: Đế Si/SiO2 thương mại, đế thủy tinh chịu nhiệt corning, đế đơn tinh thể $\text{SrTiO}_3$ hướng (100) (sc-STO) và đế đa tinh thể pc-STO.

Quy trình nghiên cứu rigorous

Quy trình chế tạo và phân tích được thực hiện tuần tự qua các bước nghiêm ngặt:

  1. Tổng hợp dung dịch tiền chất và quay phủ màng (Spin-Coating): Dung dịch carboxylate và alkoxide được phủ trên hệ thiết bị quay đệm và tạo màng tự động, sau đó sấy bay hơi dung môi trên đĩa nhiệt (Hot-plate) và xử lý nhiệt trong lò nung vi điều khiển.
  2. Chế tạo điện cực: Phún xạ chân không DC/RF magnetron để lắng đọng điện cực Pt sử dụng mặt nạ kim loại chuyên dụng; chế tạo điện cực oxide dẫn điện LNO và Al/LNO qua lắng đọng dung dịch.
  3. Tạo hình linh kiện vi mô và nano:
    • Kích thước micro mét: Sử dụng công nghệ quang khắc quang học (Optical Photolithography) kết hợp quy trình bóc tách (Lift-off) và ăn mòn ướt/khô.
    • Kích thước nano mét: Thiết kế mặt nạ trên phần mềm AutoCAD, sử dụng công nghệ quang khắc chùm điện tử (EB Lithography) độ phân giải cao kết hợp hệ ăn mòn khô ion hoạt hóa cảm ứng plasma (ICP-RIE).
  4. Kiểm soát độ tin cậy và độ lặp lại: Mọi màng mỏng đều được kiểm tra thành phần hóa học định lượng bằng phổ tán xạ năng lượng tia X (EDS/EDX), phân tích cấu trúc tinh thể qua nhiễu xạ tia X (XRD), khảo sát hình thái học bề mặt và mặt cắt ngang bằng kính hiển vi điện tử quét phát xạ trường (FE-SEM) và kính hiển vi lực nguyên tử (AFM).

Data và phân tích

Các đặc trưng điện trường và tham số linh kiện được đo đạc trực tiếp trên hệ thiết bị chuyên dụng cao cấp:

  • Đo đặc trưng sắt điện và dòng rò: Hệ máy Radiant Precision LC 10, xác định chính xác đường cong $P(E)$, mật độ dòng rò theo điện trường $J(E)$ và dòng rò phụ thuộc thời gian $J(t)$ ở các dải thế phân cực từ 0,8 V đến 5 V.
  • Đo đặc trưng bán dẫn transistor: Hệ thiết bị phân tích tham số bán dẫn Agilent 4155C đặt trong buồng cô lập chống nhiễu trường điện từ tại Viện Khoa học và Công nghệ Tiên tiến Nhật Bản (JAIST), khảo sát đặc trưng truyền dẫn $I_D - V_G$, đặc trưng lối ra $I_D - V_D$, cửa sổ nhớ ($\Delta V_C$) và thời gian lưu giữ điện tích (Retention Time).

Phát hiện đột phá và implications

Những phát hiện then chốt

Luận án mang lại 5 kết quả đột phá với các số liệu thực nghiệm định lượng rõ ràng:

  1. Hạ nhiệt độ kết tinh pha Perovskite của PZT xuống 500 °C: Bằng phương pháp ủ nhiệt nhanh (RTA), màng PZTN500 kết tinh hoàn toàn ở 500 °C với cấu trúc hạt mịn đồng nhất, đạt giá trị phân cực dư $P_r$ vượt bậc, triệt tiêu pha pyrochlore không mong muốn so với phương pháp ủ tăng nhiệt chậm truyền thống vốn đòi hỏi nhiệt độ $\ge 600\text{ }^\circ\text{C}$.
  2. Hiệu ứng định hướng ưu tiên (111) tại pha MPB: Màng PZT định hướng (111) thể hiện tính chất sắt điện vượt trội: độ phân cực dư $P_r$ lớn nhất, trường kháng điện $E_C$ nhỏ nhất và hằng số điện môi $\varepsilon$ đạt cực đại, tạo điều kiện lý tưởng cho việc chuyển mạch phân cực ở điện thế thấp.
  3. Đột phá về điện cực oxide $\text{LaNiO}_3$ (LNO): Việc sử dụng màng điện cực LNO và Al/LNO thay thế cho điện cực kim loại Pt truyền thống giúp cải thiện tương thích cấu trúc mạng, giảm ứng suất tiếp xúc, ngăn ngừa hiện tượng tích tụ điện tích không gian tại ranh giới, qua đó triệt tiêu đáng kể sự suy giảm phân cực sau hàng triệu chu trình đảo chiều phân cực ($430\text{ kV/cm}$) [9].
  4. Tối ưu hóa màng bán dẫn kênh dẫn ITO: Màng ITO ủ ở 600 °C đạt điện trở suất thấp, độ linh động hạt tải cao và nồng độ hạt tải tối ưu, đảm bảo tiếp xúc Ohmic hoàn hảo với cực nguồn/máng và kiểm soát hiệu quả dòng máng qua điện trường cổng sắt điện.
  5. Chế tạo thành công FeFET vô cơ kích thước nano mét: Lần đầu tiên chế tạo thành công tế bào nhớ FeFET kênh dẫn 100 nm, 50 nm và 30 nm sử dụng kỹ thuật EB Lithography kết hợp ICP-RIE. Linh kiện vận hành xuất sắc ở điện thế thấp (< 5 V), thể hiện đường cong $I_D - V_G$ trễ đối xứng rõ nét, tỷ số dòng bật/tắt ($I_{on}/I_{off}$) cao và thời gian lưu giữ dữ liệu vượt trội mà không bị phá hủy trạng thái khi đọc.

Implications đa chiều

  • Về mặt lý thuyết: Kết quả nghiên cứu bổ sung dữ liệu thực nghiệm quan trọng về mối quan hệ giữa hiệu ứng giam hãm kích thước (Size Effects), cấu trúc đômen $180^\circ/90^\circ$ và đặc tính vận chuyển hạt tải tại tiếp xúc dị thể phân lớp màng mỏng vô cơ.
  • Về mặt phương pháp luận: Luận án chuẩn hóa quy trình công nghệ tích hợp từ khâu hóa ướt (Sol-Gel) nhiệt độ thấp đến kỹ thuật khắc nano chùm điện tử, cung cấp quy trình mẫu có khả năng chuyển giao cho các nghiên cứu linh kiện oxit bán dẫn khác.
  • Về mặt thực tiễn: Khả năng chế tạo màng sắt điện PZTN500 ở 500 °C cho phép tích hợp trực tiếp bộ nhớ FeFET lên chất nền thủy tinh giá rẻ, mở đường cho việc thương mại hóa các vi mạch nhớ trong suốt, màn hình thông minh và thẻ nhận dạng tần số vô tuyến (RFID) không tiếp xúc.

Limitations và Future Research

Mặc dù đạt được những thành tựu xuất sắc, nghiên cứu thẳng thắn ghi nhận một số hạn chế khách quan:

  1. Độc tính môi trường của Chì (Pb): Vật liệu PZT chứa hàm lượng Chì cao, đối mặt với các rào cản tiêu chuẩn môi trường quốc tế nghiêm ngặt như RoHS.
  2. Dòng rò ranh giới ở độ dày cực mỏng: Khi màng PZT giảm xuống dưới ngưỡng 100 nm, mật độ dòng rò tăng nhẹ do ảnh hưởng của các sai hỏng mạng và bẫy điện tích bề mặt.
  3. Giới hạn khảo sát thời gian thực tế: Phép đo thời gian lưu giữ dữ liệu (Retention) mới chỉ dừng lại ở quy mô phòng thí nghiệm, cần các mô hình ngoại suy gia nhiệt gia tốc để kiểm chứng tuổi thọ 10 năm theo chuẩn công nghiệp.

Chương trình nghiên cứu tương lai (Future Research Agenda) gồm 4 định hướng trọng tâm:

  • Nghiên cứu thay thế PZT bằng các hệ vật liệu sắt điện không chì thân thiện môi trường như $(\text{Bi}{0.5}\text{Na}{0.5})\text{TiO}3$ (BNT), $\text{K}{0.5}\text{Na}_{0.5}\text{NbO}_3$ (KNN) hoặc hệ màng $\text{HfO}_2$ pha tạp Si/Zr/Al.
  • Tối ưu hóa các lớp điện môi trung gian có hằng số điện môi cao (High-k) như $\text{Al}_2\text{O}_3, \text{HfO}_2, \text{ZrO}_2$ trong cấu trúc MFIS/MFMIS để triệt tiêu dòng rò ranh giới.
  • Mở rộng kỹ thuật khắc chùm điện tử để tạo mảng ô nhớ mật độ cao 3D (3D Ferroelectric Memory Array).
  • Thử nghiệm tích hợp FeFET trên các đế dẻo polymer chịu nhiệt cao nhằm phục vụ các thiết bị điện tử đeo (Wearable Electronics) và điện tử uốn dẻo (Flexible Electronics).

Tác động và ảnh hưởng

Luận án tạo ra tác động học thuật và công nghệ sâu rộng:

  • Giá trị học thuật: Công bố 7 công trình khoa học chuyên ngành trên các tạp chí và kỷ yếu hội nghị khoa học uy tín trong nước và quốc tế, được cộng đồng nghiên cứu vật liệu nano và vi điện tử trích dẫn rộng rãi.
  • Chuyển đổi công nghệ vi điện tử: Mở ra giải pháp chế tạo bộ nhớ FeFET vô cơ vận hành ở mức điện áp tương thích mạch logic chuẩn (< 5 V), trực tiếp hỗ trợ ngành công nghiệp bán dẫn trong việc giải quyết điểm nghẽn bộ nhớ (Memory Wall).
  • Ý nghĩa kinh tế - xã hội: Khả năng triển khai công nghệ trên nền đế thủy tinh giúp giảm phụ thuộc vào nguồn đế đơn tinh thể Si đắt đỏ, hạ giá thành sản xuất thẻ thông minh, thẻ căn cước điện tử và hệ thống giao thông thông minh (ITS).
  • Nâng tầm vị thế khoa học quốc gia: Đặt nền móng tiên phong cho ngành nghiên cứu và chế tạo linh kiện nhớ sắt điện nano mét tại Việt Nam, khẳng định năng lực tự chủ nghiên cứu công nghệ lõi trong cuộc cách mạng công nghiệp 4.0.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và Giảng viên vi điện tử: Tiếp cận hệ thống lý thuyết chuẩn xác về chuyển pha ferroics, kỹ thuật đo Sawyer-Tower và bộ dữ liệu thực nghiệm toàn diện về hệ màng mỏng oxide perovskite.
  • Nhóm nghiên cứu R&D bán dẫn: Khai thác quy trình công nghệ chế tạo màng PZTN500 ở nhiệt độ thấp kết hợp điện cực LNO để ứng dụng trực tiếp vào sản xuất cảm biến áp điện vi cơ điện tử (MEMS) và linh kiện FeFET.
  • Nhà hoạch định chính sách công nghệ: Có thêm cơ sở khoa học thực chứng để xây dựng chiến lược đầu tư phòng thí nghiệm chế tạo nano (Fab-lab), thúc đẩy ngành công nghiệp vi mạch bán dẫn quốc gia.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì? Đó là việc mở rộng và kiểm chứng thực nghiệm lý thuyết chuyển pha Ginzburg-Landau kết hợp mô hình phân pha MPB trên hệ màng mỏng $\text{Pb(Zr}x\text{Ti}{1-x}\text{)O}_3$ chế tạo bằng phương pháp dung dịch ở nhiệt độ thấp (500 °C). Nghiên cứu đã chứng minh rằng định hướng tinh thể ưu tiên (111) tại vùng phân biên $x \approx 0,52$ cho phép cực đại hóa độ phân cực tự phát $P_S$ nhờ sự linh hoạt tối đa của 14 trạng thái định hướng đômen giữa pha tứ giác và mặt thoi.

2. Đổi mới phương pháp luận vượt trội so với các công bố quốc tế trước đây là gì? So với nghiên cứu của Gerber et al. [28] (dùng điện cực Pt trên Si ở nhiệt độ cao) và Nagarajan et al. [77] (dùng phương pháp PLD đắt tiền), luận án đã kết hợp đột phá giữa kỹ thuật hóa ướt Sol-Gel nhiệt độ thấp (RTA 500 °C) với điện cực oxide LNO và kỹ thuật quang khắc chùm điện tử (EB Lithography) kết hợp ăn mòn khô ICP-RIE. Sự tích hợp này tạo ra các kênh dẫn nano mét từ 30 nm đến 100 nm trên đa dạng loại đế (kể cả thủy tinh) mà không cần trang thiết bị chân không siêu cao phức tạp.

3. Phát hiện thực nghiệm nào gây bất ngờ nhất? Màng mỏng PZTN500 chế tạo ở 500 °C bằng phương pháp ủ nhiệt nhanh cho chất lượng kết tinh pha perovskite hoàn hảo và đặc trưng điện trễ $P(E)$ đối xứng tương đương, thậm chí có mật độ dòng rò thấp hơn so với các mẫu PZT ủ tăng nhiệt chậm ở 600 – 700 °C. Điều này phá vỡ quan niệm truyền thống cho rằng vật liệu sắt điện vô cơ bắt buộc phải nung kết trên 600 °C mới đạt hiệu năng nhớ cao.

4. Nghiên cứu có cung cấp quy trình tái lập (Replication Protocol) hoàn chỉnh không? Có. Toàn bộ các thông số công nghệ từ nồng độ mol dung dịch tiền chất, tốc độ quay phủ spin-coating, biểu đồ gia nhiệt sấy/ủ, áp suất phún xạ điện cực Pt, tỷ lệ khí ăn mòn trong buồng ICP-RIE, đến liều chiếu xạ chùm điện tử EB đều được chuẩn hóa chi tiết trong Chương 2 của luận án.

5. Lộ trình phát triển 10 năm tiếp theo được định hình ra sao? Lộ trình hướng tới chuyển dịch vật liệu sang hệ không chì ($\text{HfO}_2$, KNN), tối ưu hóa cấu trúc tiếp xúc dị thể MFMIS với lớp đệm High-k, và tích hợp mảng nhớ FeFET 3D mật độ siêu cao phục vụ kiến trúc tính toán trong bộ nhớ (In-Memory Computing) cho trí tuệ nhân tạo (AI Edge Hardware).

Kết luận

Luận án tiến sĩ của NCS. Đỗ Hồng Minh đã hoàn thành xuất sắc 5 nhiệm vụ nghiên cứu trọng tâm với những cống hiến nền tảng:

  1. Xác lập thành công quy trình công nghệ chế tạo hệ màng mỏng sắt điện vô cơ BLT, PZT và đặc biệt là màng PZTN500 bằng phương pháp dung dịch ở nhiệt độ thấp (500 °C) với độ lặp lại cao, không nứt gãy vi mô.
  2. Khảo sát toàn diện quy luật biến đổi cấu trúc và tính chất điện theo nhiệt độ ủ, độ dày màng, định hướng tinh thể và loại đế nền (Si, sc-STO, pc-STO, thủy tinh).
  3. Chứng minh hiệu quả vượt bậc của điện cực oxide dẫn điện LNO và lớp tiếp xúc Al/LNO trong việc giảm rào cản dòng rò và triệt tiêu hiện tượng mỏi phân cực của màng sắt điện.
  4. Làm chủ quy trình chế tạo màng mỏng bán dẫn oxide trong suốt ITO đạt độ dẫn và nồng độ hạt tải tối ưu làm kênh dẫn transistor.
  5. Thiết kế, chế tạo và khảo sát thành công các tế bào nhớ sắt điện FeFET vô cơ với chiều rộng kênh dẫn thu nhỏ xuống thang nano mét (100 nm, 50 nm, 30 nm) bằng công nghệ EB Lithography và ICP-RIE, vận hành ổn định ở điện áp thấp (< 5 V).
  6. Mở ra 3 nhánh nghiên cứu mới: vi mạch nhớ vô cơ trên đế thủy tinh/đế dẻo, linh kiện sắt điện nano mét không phá hủy dữ liệu khi đọc, và giải pháp vật liệu tích hợp cho kiến trúc tính toán thông minh thế hệ mới.