Tổng quan nghiên cứu

Trong kỷ nguyên bùng nổ của các thiết bị di động thông minh, nhu cầu xử lý tín hiệu số và đa phương tiện như truyền thông không dây, mã hóa video độ nét cao và định vị thời gian thực ngày càng gia tăng mạnh mẽ. Các hệ thống nhúng truyền thống thường đứng trước sự đánh đổi gay gắt: mạch tích hợp chuyên dụng ASIC mang lại hiệu năng cao nhưng hoàn toàn thiếu tính linh hoạt sau khi chế tạo, trong khi các bộ vi xử lý đa năng lại tiêu tốn nhiều năng lượng và hiệu suất thấp. Dù vi mạch mảng cổng lập trình được FPGA cung cấp khả năng tái lập trình linh hoạt, cấu trúc can thiệp mức bit tinh vi khiến chúng tiêu tốn tài nguyên kết nối lớn và suy giảm hiệu suất năng lượng. Để giải quyết triệt để thách thức này, luận văn tập trung nghiên cứu mô hình hóa mức truyền thanh ghi RTL và thực thi kiến trúc phần cứng có thể tái cấu hình cấu trúc thô ứng dụng cho xử lý đa phương tiện, định danh là MUSRA.

Mục tiêu cốt lõi của nghiên cứu là thiết kế một mảng tính toán tái cấu hình động cấu trúc thô gồm 64 phần tử xử lý RC được tổ chức theo ma trận 8x8, hỗ trợ toàn diện các phép toán số học dấu phẩy tĩnh 16-bit có dấu và không dấu. Cấu trúc phần cứng được định hướng khai thác triệt để tính song song mức dữ liệu, mức lệnh và mức tác vụ bên trong các vòng lặp tính toán chuyên sâu. Phạm vi nghiên cứu bao quát từ khâu đặc tả kiến trúc, thiết kế RTL bằng ngôn ngữ VHDL, đến việc tích hợp hệ thống hoàn chỉnh trên bus AMBA 32-bit kết nối với bộ xử lý trung tâm LEON3. Đóng góp nổi bật của công trình là tạo ra một kiến trúc tăng tốc phần cứng có khả năng tái cấu hình động ngay trong thời gian thực, đạt hiệu suất đường ống 100% và giảm thiểu hơn 60% áp lực băng thông bộ nhớ ngoài so với các kiến trúc đồng xử lý truyền thống.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng dựa trên nền tảng lý thuyết kiến trúc phần cứng tái cấu hình cấu trúc thô CGRA kết hợp mô hình thực thi đa lệnh đa dữ liệu đường ống hóa. Khác với kiến trúc đa lõi thông thường khi mỗi nhân xử lý đều phải mang theo một bộ điều khiển cồng kềnh, mảng CGRA trong nghiên cứu chia sẻ một khối điều khiển trung tâm và định nghĩa hoạt động của 64 phần tử xử lý thông qua các gói tin ngữ cảnh 32-bit. Cơ chế này cho phép mảng phần cứng chỉ cần nạp cấu hình một lần duy nhất cho toàn bộ thân vòng lặp, sau đó vận hành tương đương một mạch chuyên dụng hiệu năng cao.

Mô hình nghiên cứu triển khai kỹ thuật ánh xạ thân vòng lặp thuật toán dưới dạng đồ thị luồng dữ liệu DFG. Quá trình thực thi trên mảng tính toán được điều phối theo tiến trình ba pha gối đầu nghiêm ngặt gồm pha nạp dữ liệu, pha tính toán thực thi và pha lưu trữ kết quả. Ba khái niệm nền tảng giữ vai trò hạt nhân trong thiết kế bao gồm:

  • Tế bào xử lý tái cấu hình RC tích hợp thanh ghi dữ liệu cục bộ LOR có khả năng trễ chu kỳ và lưu trữ hệ số cố định.
  • Khối tính toán số học Datapath sở hữu bộ cộng lai ghép 16-bit kết hợp giữa cơ chế tính trước cờ nhớ CLA 4-bit và lan truyền cờ nhớ RCA nhằm tối ưu hóa trễ truyền dẫn.
  • Khối nhân 16-bit dựa trên giải thuật Baugh-Wooley giúp xử lý chính xác các toán hạng bù hai mà không làm gia tăng độ phức tạp phần cứng.

Phương pháp nghiên cứu

Nghiên cứu kết hợp chặt chẽ giữa phương pháp mô hình hóa lý thuyết, thiết kế phần cứng vi mạch và kiểm chứng thực nghiệm theo chu trình chuẩn công nghiệp. Nguồn dữ liệu đánh giá sử dụng tập kiểm thử chuẩn gồm 4 thuật toán xử lý tín hiệu đa phương tiện điển hình: phép tính tổng sai phân tuyệt đối SAD 4x4 trong ước lượng chuyển động video, thuật toán tổng chuyển động với cửa sổ trượt độ dài N=8 và N=10, phép nhân vô hướng ma trận vectơ 4x4, và bộ lọc tích chập FIR bậc 4. Cỡ mẫu kiểm thử được khảo sát toàn diện trên các chuỗi dữ liệu thực nghiệm có độ dài 1.024 byte, 2.048 byte và 4.096 byte.

Phương pháp chọn mẫu tập trung vào các vòng lặp chiếm từ 70% đến 90% thời gian thực thi của các ứng dụng xử lý tín hiệu số. Toàn bộ thiết kế được mô hình hóa ở mức RTL bằng ngôn ngữ VHDL trên môi trường ModelSim của Mentor Graphics, kiểm chứng hoạt động đồng bộ với xung nhịp chu kỳ chính xác. Để đánh giá chi phí phần cứng, mảng tính toán RCA 8x8 được tổng hợp logic trực tiếp trên nền tảng FPGA Xilinx Virtex-7 XC7VX485T thông qua bộ công cụ Vivado Design Suite. Lý do lựa chọn chuỗi phương pháp phân tích này xuất phát từ yêu cầu phải định lượng chính xác tài nguyên phần cứng, xung nhịp cực đại và số chu kỳ thực thi thực tế khi so sánh đối chuẩn với các nền tảng tính toán khác.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình tổng hợp logic và mô phỏng thực nghiệm trên các kịch bản chuẩn đã chứng minh hiệu năng vượt trội và tính tối ưu phần cứng của kiến trúc MUSRA thông qua các chỉ số định lượng cụ thể:

  • Mức độ chiếm dụng tài nguyên trên chip FPGA Virtex-7 XC7VX485T ở mức rất thấp: Mảng tính toán 64 tế bào RCA 8x8 chỉ sử dụng 5.120 Flip-Flop trên tổng số 607.200 phần tử khả dụng, tương ứng với tỷ lệ chiếm dụng chỉ 0,84%. Số lượng bảng tra cứu LUT tiêu tốn là 70.209 trên tổng số 303.600 phần tử, tương đương 23,13% tài nguyên vi mạch.
  • Tốc độ tính toán vòng lặp được tăng tốc đáng kể so với kiến trúc tuần tự: Khi thực thi các chuỗi dữ liệu dài từ 1.024 đến 4.096 byte, số chu kỳ thực thi của MUSRA giảm từ 4 đến 8 lần so với bộ vi xử lý 32-bit LEON3 và nhanh hơn rõ rệt so với bộ xử lý tín hiệu số chuyên dụng TI TMS320C6678 ở chế độ mã nguồn chưa tối ưu.
  • Khả năng tối ưu hóa băng thông bộ nhớ vượt bậc: Nhờ cơ chế hàng đợi FIFO đầu vào 256-bit có độ sâu 32 hàng kết hợp mạng chuyển mạch quảng bá dữ liệu trực tiếp đến từng hàng RC, hệ thống chỉ cần truy xuất tối đa 4 byte dữ liệu mỗi chu kỳ từ bộ nhớ ngoài, loại bỏ hoàn toàn hiện tượng thắt nút cổ chai dữ liệu.
  • Cơ chế gối đầu đa tầng đạt hiệu suất tối đa: Việc lập lịch ba pha thực thi theo mô hình đường ống cho phép dữ liệu của lần lặp tiếp theo được nạp đồng thời với dữ liệu đang tính toán của lần lặp hiện tại, giúp đường ống xử lý duy trì 100% trạng thái hoạt động liên tục.

Thảo luận kết quả

Khi xem xét dữ liệu qua các biểu đồ so sánh số chu kỳ thực thi và bảng tổng hợp tài nguyên phần cứng, có thể thấy rõ sự khác biệt mang tính bản chất giữa kiến trúc tái cấu hình thô và các hệ thống tính toán thông thường. Trên bộ vi xử lý tuần tự LEON3, phần lớn thời gian bị lãng phí cho việc nạp lệnh, giải mã lệnh và điều khiển chỉ số vòng lặp tại mỗi bước tính. Ngược lại, MUSRA ánh xạ trực tiếp luồng dữ liệu DFG lên ma trận phần cứng, biến 64 phần tử tính toán thành một cỗ máy xử lý song song chuyên dụng.

So với kiến trúc tái cấu hình thô cùng thời REMUS, MUSRA thể hiện ưu thế vượt bậc về thời gian đáp ứng khi xử lý các chuỗi dữ liệu lớn 4.096 byte. Nguyên nhân là do cấu trúc mảng của nghiên cứu đã tích hợp thanh ghi cục bộ LOR tại từng tế bào xử lý kết hợp với mạng định tuyến đa hướng giữa hai hàng liên tiếp. Thiết kế này giúp tái sử dụng hoàn hảo các giá trị mẫu lân cận trong phép tính tổng chuyển động và bộ lọc FIR mà không phải nạp lại từ bộ nhớ chính. Kết quả nghiên cứu khẳng định rằng việc kết hợp giữa khả năng tái cấu hình động cấu trúc thô và mô hình đường ống hóa chuyên sâu là hướng đi tối ưu cho các hệ thống nhúng xử lý đa phương tiện thế hệ mới.

Đề xuất và khuyến nghị

Nhằm hoàn thiện và đưa kiến trúc phần cứng tái cấu hình cấu trúc thô vào ứng dụng thực tiễn trong công nghiệp vi mạch, nghiên cứu đưa ra 4 giải pháp trọng tâm:

  • Tối ưu hóa đường dẫn trễ tới hạn trong khối tính toán Datapath: Nhóm kỹ thuật phần cứng cần tiến hành tái cấu trúc bộ cộng lai ghép HBD_ADDER và bộ nhân Baugh-Wooley, đặt mục tiêu giảm trễ lan truyền mạch tổ hợp xuống dưới 4,5 ns nhằm nâng tần số xung nhịp hoạt động của mảng RCA lên trên 250 MHz trong lộ trình 6 tháng.
  • Xây dựng công cụ biên dịch tự động ánh xạ thuật toán sang đồ thị DFG: Các kỹ sư phần mềm nhúng cần phát triển bộ khung biên dịch tự động nhận diện các vòng lặp tính toán viết bằng ngôn ngữ C/C++ để chuyển đổi trực tiếp sang gói tin cấu hình 32-bit, hướng tới mục tiêu rút ngắn 70% thời gian thiết kế ứng dụng trong vòng 9 tháng tới.
  • Kích hoạt toàn diện cơ chế chuyển đổi linh hoạt độ rộng dữ liệu 8-bit và 16-bit: Đội ngũ thiết kế vi mạch cần hoàn thiện các bit điều khiển chọn chế độ xử lý để tăng gấp đôi mật độ tính toán khi xử lý các mảng điểm ảnh 8-bit, thực hiện hoàn tất trước quý 4.
  • Nâng cấp cấu trúc kết nối liên kết mảng sang mạng trên chip Network-on-Chip: Các đơn vị nghiên cứu hệ thống trên chip SoC nên triển khai cấu trúc mạng truyền thông phân tán NoC thay thế cho bus AMBA đơn lẻ, cho phép mở rộng quy mô mảng lên kích thước 16x16 phần tử xử lý nhằm đáp ứng các chuẩn mã hóa video siêu nét 4K và 8K trong giai đoạn 12 đến 18 tháng.

Đối tượng nên tham khảo luận văn

Công trình nghiên cứu mang lại giá trị học thuật và ứng dụng thực tiễn sâu sắc cho 4 nhóm đối tượng chính:

  • Kỹ sư thiết kế vi mạch ASIC và FPGA: Khai thác chi tiết các sơ đồ khối RTL mức chuyển giao thanh ghi, phương pháp thiết kế bộ cộng lai ghép 16-bit, khối nhân bù hai và cấu trúc mạng chuyển mạch crossbar để ứng dụng vào các dự án chip nhúng thực tế.
  • Nhà nghiên cứu kiến trúc máy tính và phần cứng thông minh: Tham khảo mô hình xử lý đa lệnh đa dữ liệu đường ống hóa Pipelined MIMD, giải pháp quản lý bộ nhớ phân tán và cơ chế nạp ngữ cảnh cấu hình động nhằm giảm thiểu năng lượng tiêu thụ.
  • Lập trình viên hệ thống nhúng và xử lý tín hiệu số: Nắm bắt phương pháp tối ưu hóa thuật toán thông qua việc chuyển đổi mã nguồn tuần tự sang đồ thị luồng dữ liệu DFG trên các tác vụ kinh điển như SAD, FIR và Moving Sum.
  • Học viên cao học và sinh viên ngành Điện tử - Viễn thông: Sử dụng tài liệu như một cẩm nang mẫu mực về quy trình nghiên cứu thiết kế phần cứng hoàn chỉnh, từ khâu đặc tả kiến trúc, lập trình VHDL, mô phỏng trên ModelSim đến tổng hợp logic trên công cụ Vivado.

Câu hỏi thường gặp

Kiến trúc CGRA MUSRA khác biệt như thế nào so với chip FPGA thông thường?

FPGA là cấu trúc tái cấu hình mức bit tinh vi, sử dụng các bảng tra cứu LUT nhỏ khiến mạng dây nối chiếm diện tích lớn và tiêu tốn năng lượng. MUSRA là cấu trúc tái cấu hình mức từ thô gồm 64 phần tử xử lý 16-bit hoàn chỉnh, giúp tối ưu hóa diện tích mạch, giảm suy hao năng lượng và tăng tốc độ tính toán cho các tác vụ đa phương tiện.

Mô hình thực thi MIMD đường ống hóa mang lại lợi ích gì cho xử lý vòng lặp?

Mô hình MIMD đường ống hóa cho phép 8 hàng phần tử xử lý trong mảng RCA vận hành đồng thời các tác vụ độc lập. Bằng cách gối đầu liên tục ba pha nạp dữ liệu, tính toán và lưu trữ giữa các bước lặp liên tiếp, hệ thống đạt hiệu suất đường ống 100% và giảm mạnh thời gian thực thi vòng lặp so với xử lý tuần tự.

Bộ cộng lai ghép 16-bit trong khối Datapath vận hành theo nguyên lý nào?

Bộ cộng lai ghép kết hợp ưu điểm của hai kỹ thuật: chia số hạng 16-bit thành 4 khối nhỏ 4-bit để tính toán song song cờ nhớ theo phương pháp CLA giúp đạt tốc độ cao, sau đó lan truyền cờ nhớ giữa các khối theo phương pháp RCA nhằm tối ưu hóa diện tích phần cứng và cân bằng trễ tín hiệu.

Mảng tính toán RCA 8x8 tiêu tốn bao nhiêu tài nguyên khi tổng hợp trên FPGA Virtex-7?

Khi tổng hợp logic bằng công cụ Vivado trên chip Virtex-7 XC7VX485T, mảng RCA 8x8 chỉ sử dụng 5.120 Flip-Flop, chiếm 0,84% tài nguyên vi mạch, và tiêu tốn 70.209 bảng LUT, tương ứng 23,13% tài nguyên có sẵn. Mức tiêu hao tài nguyên thấp này khẳng định tính khả thi cao khi tích hợp vào các hệ thống SoC phức tạp.

Vì sao kiến trúc MUSRA giúp giảm thiểu đáng kể băng thông truy xuất bộ nhớ ngoài?

Hệ thống sử dụng bộ đệm FIFO đầu vào băng thông 256-bit kết hợp thanh ghi toàn cục GRF và thanh ghi cục bộ LOR tại từng tế bào. Dữ liệu giữa các lần lặp kế tiếp được tái sử dụng trực tiếp trên mảng phần cứng, giúp hệ thống chỉ cần đọc tối đa 4 byte mỗi chu kỳ, loại bỏ tình trạng nghẽn cổ chai bus dữ liệu.

Kết luận

  • Luận văn đã thiết kế và mô hình hóa thành công cấu trúc phần cứng tái cấu hình động lõi thô MUSRA mức RTL bằng ngôn ngữ VHDL, phục vụ chuyên biệt cho các ứng dụng xử lý đa phương tiện.
  • Mảng tính toán 64 tế bào RCA 8x8 chứng minh tính khả thi vượt trội khi tổng hợp trên FPGA Virtex-7, chỉ chiếm 0,84% Flip-Flop và 23,13% LUT.
  • Khai thác thành công mô hình thực thi MIMD đường ống hóa và cơ chế tái cấu hình động, giúp tăng tốc độ xử lý các vòng lặp tính toán lên gấp 4 đến 8 lần so với bộ xử lý đa năng 32-bit.
  • Đóng góp giải pháp tối ưu hóa băng thông truy xuất bộ nhớ thông qua cơ chế đệm FIFO 256-bit và hệ thống lưu trữ dữ liệu cục bộ linh hoạt.
  • Lộ trình phát triển tiếp theo trong giai đoạn 12 đến 24 tháng tập trung vào việc tự động hóa trình biên dịch DFG và mở rộng quy mô mảng tính toán tích hợp mạng trên chip NoC.

Quý độc giả, kỹ sư vi mạch và các nhà nghiên cứu quan tâm đến giải pháp tăng tốc phần cứng có thể khai thác các mô hình thiết kế và mã nguồn RTL của công trình để phát triển các thế hệ chip xử lý đa phương tiện thông minh trong tương lai.