Hướng Dẫn Thiết Kế Ngôn Ngữ Mô Tả Phần Cứng VHDL

Ngôn ngữ mô tả phần cứng VHDL ra đời từ chương trình VHSIC của Bộ Quốc phòng Hoa Kỳ. 180 trang · Trường Đại Học Công Nghệ Thông Tin · 2023.

• Trường học: Trường Đại Học Công Nghệ Thông Tin
• Chuyên ngành: Kỹ Thuật Mạch Điện Tử
• Đề tài: Hướng Dẫn Thiết Kế Ngôn Ngữ Mô Tả Phần Cứng VHDL
• Loại tài liệu: bài giảng
• Năm xuất bản: 2023
• Địa điểm: Thành Phố Hồ Chí Minh

Mục lục chi tiết

• HƯỚNG DẪN MÔ TẢ MÔN HỌC
• 1. BÀI 1: CÔNG CỤ HỖ TRỢ CAD
• 1.1. TỔNG QUAN
• 1.2. QUÁ TRÌNH THIẾT KẾ HỆ THỐNG SỐ
• 1.3. NGÔN NGỮ MÔ TẢ PHẦN CỨNG
• 1.4. CÔNG CỤ PHẦN MỀM HỖ TRỢ THIẾT KẾ CỦA ALTERA, XILINX,...
• 1.5. RÚT GỌN HÀM BẰNG PHƯƠNG PHÁP QUINE-MC CLUSKEY
• 1.6. CÂU HỎI ÔN TẬP
• 2. BÀI 2: CÁC THIẾT BỊ LOGIC LẬP TRÌNH ĐƯỢC
• 2.1. PLD TỔ HỢP (COMBINATIONAL PLD)
• 2.2. PLD TUẦN TỰ (SEQUENTIAL PLD)
• 2.3. TÓM TẮT
• 3. BÀI 3: MÁY TRẠNG THÁI
• 3.1. GIỚI THIỆU MÁY TRẠNG THÁI
• 3.2. PHÂN TÍCH MÁY TRẠNG THÁI ĐỒNG BỘ
• 3.3. THIẾT KẾ MÁY TRẠNG THÁI ĐỒNG BỘ
• 3.4. TÓM TẮT
• 3.5. CÂU HỎI ÔN TẬP
• 4. BÀI 4: ABEL
• 4.1. CẤU TRÚC CHƯƠNG TRÌNH ABEL
• 4.6. CÁC TIẾP ĐẦU NGỮ (PREFIX), TIẾP VĨ NGỮ (SUFFIX)
• 5. BÀI 5: VHDL
• 5.1. CẤU TRÚC CỦA NGÔN NGỮ VHDL
• 5.3. CÁC ĐỐI TƯỢNG VHDL
• 5.4. MỘT SỐ VÍ DỤ THIẾT KẾ CÁC MẠCH TỔ HỢP VÀ TUẦN TỰ
• 6. BÀI 6: VERILOG
• 6.2. CHỨC NĂNG CÁC TỪ VỰNG TRONG VERILOG
• 6.3. CÁC CỔNG CƠ BẢN TRONG VERILOG
• 6.4. CÁC DẠNG DỮ LIỆU
• 6.8. KHUÔN MẪU HÀNH VI (BEHAVIORAL)
• 6.9. KHỐI ALWAYS VÀ KHỐI INITIAL
• 6.11. CHỨC NĂNG LINH KIỆN
• 6.12. MỘT SỐ VÍ DỤ
• 6.13. TÓM TẮT
• 6.14. CÂU HỎI ÔN TẬP

Tóm tắt

I. Tổng quan về ngôn ngữ mô tả phần cứng VHDL chuẩn

Ngôn ngữ mô tả phần cứng VHDL ra đời từ chương trình VHSIC của Bộ Quốc phòng Hoa Kỳ. Chuẩn IEEE 1076 chính thức chuẩn hóa ngôn ngữ này vào năm 1987. VHDL phục vụ quá trình phát triển các hệ thống số từ cấp độ cơ bản đến phức tạp. Kỹ sư sử dụng cú pháp chặt chẽ của ngôn ngữ này nhằm mô phỏng hành vi mạch điện tử. Thiết kế phần cứng bằng VHDL giúp giảm thiểu tối đa sai sót logic trước khi sản xuất vật lý. Mã nguồn có khả năng tái sử dụng cao trên nhiều nền tảng vi mạch khác nhau. Các vi mạch mục tiêu phổ biến gồm FPGA, CPLD và mạch tích hợp ASIC chuyên dụng. Quy trình thiết kế số bắt đầu từ khâu viết mã, mô phỏng kiểm tra chức năng, sau đó tổng hợp mạch. Các công cụ CAD hiện đại như Vivado, Quartus hỗ trợ phân tích toàn diện cú pháp VHDL. Khả năng mô tả song song là điểm cốt lõi phân biệt VHDL với các ngôn ngữ lập trình phần mềm truyền thống. Mọi khối logic hoạt động đồng thời tương ứng với các phần tử vật lý thực tế trên chip silicon. Cấu trúc chuẩn hóa mang lại độ tin cậy tuyệt đối cho các hệ thống hàng không và quân sự.

1.1. Lịch sử hình thành và vị thế chuẩn IEEE

Bộ Quốc phòng Mỹ khởi xướng dự án VHDL vào năm 1980 nhằm chuẩn hóa tài liệu mạch số. Viện Kỹ nghệ Điện và Điện tử chuẩn hóa ngôn ngữ này thành IEEE 1076 vào năm 1987. Sau đó, bản cập nhật IEEE 1076-1993 bổ sung nhiều tính năng mô tả mạnh mẽ hơn. Ngôn ngữ giúp kỹ sư thiết kế độc lập hoàn toàn với công nghệ chế tạo bán dẫn. Điều này bảo toàn mã nguồn thiết kế qua nhiều thế hệ linh kiện phần cứng. VHDL trở thành ngôn ngữ bắt buộc trong các dự án công nghiệp quốc phòng và hàng không vũ trụ. Các kỹ sư thiết kế hệ thống nhúng toàn cầu vẫn ưu tiên lựa chọn VHDL nhờ tính kiểm soát logic chặt chẽ.

1.2. Vai trò của VHDL trong thiết kế vi mạch

VHDL đóng vai trò cầu nối trung gian giữa thuật toán toán học và cổng logic vật lý. Ngôn ngữ cho phép mô phỏng kiểm tra hành vi mạch trước khi nạp vào chip. Kỹ sư dễ dàng phát hiện lỗi sai chức năng từ giai đoạn thiết kế đầu tiên. Quá trình kiểm tra sớm này giúp tiết kiệm chi phí thử nghiệm và thời gian chế tạo. VHDL hỗ trợ cả thiết kế mạch tổ hợp lẫn mạch tuần tự phức tạp. Hệ thống tạo điều kiện thuận lợi cho việc chia nhỏ dự án thành các khối module độc lập. Tính module hóa cao nâng cao khả năng quản lý các dự án vi mạch quy mô hàng triệu cổng logic.

II. Phân tích khó khăn khi dùng ngôn ngữ mô tả phần cứng VHDL

Thiết kế phần cứng bằng ngôn ngữ mô tả phần cứng VHDL thường gây nhiều trở ngại cho người bắt đầu. Sự nhầm lẫn giữa tư duy lập trình tuần tự phần mềm và xử lý phần cứng song song là rào cản lớn nhất. Lập trình viên C hay Java quen với việc thực thi từng dòng lệnh từ trên xuống dưới. Ngược lại, mạch số thực tế vận hành đồng thời tại mọi cổng logic khi có tín hiệu kích hoạt. Cú pháp VHDL rất chặt chẽ về định kiểu dữ liệu. Trình biên dịch sẽ lập tức báo lỗi nếu hai tín hiệu khác kiểu gán giá trị cho nhau mà không qua hàm chuyển đổi. Hiện tượng tạo chốt nhớ ngoài ý muốn cũng xảy ra thường xuyên. Lỗi này xuất hiện khi các nhánh điều kiện trong khối lệnh rẽ nhánh if hoặc case không được định nghĩa đầy đủ trường hợp. Mạch logic sau tổng hợp sẽ tiêu tốn tài nguyên dư thừa, gây chậm trễ lan truyền và làm sai lệch trạng thái xung nhịp của toàn bộ hệ thống.

2.1. Khác biệt tư duy giữa phần mềm và phần cứng

Lập trình phần mềm xử lý tác vụ theo trật tự thời gian. Bộ xử lý trung tâm nạp và thi hành từng chỉ thị lệnh theo chuỗi. Ngược lại, ngôn ngữ mô tả phần cứng tạo ra các cấu trúc mạch vật lý kết nối song song. Mọi phép toán logic trong mạch đều chạy cùng một thời điểm. Một câu lệnh gán biến trong phần mềm chỉ tiêu tốn ô nhớ RAM tạm thời. Tuy nhiên, một câu lệnh gán tín hiệu trong VHDL sẽ tiêu tốn các cổng logic hoặc flip-flop vật lý trên chip silicon. Nhận thức rõ ràng sự khác biệt này giúp người thiết kế tránh tư duy thuật toán máy tính đơn thuần khi xây dựng hệ thống vi mạch.

2.2. Lỗi chốt nhớ và xung đột định kiểu dữ liệu

Định kiểu dữ liệu nghiêm ngặt trong VHDL thường tạo ra nhiều lỗi biên dịch cho người mới học. Ngôn ngữ phân biệt rõ ràng giữa kiểu STD_LOGIC, BIT, INTEGER và mảng STD_LOGIC_VECTOR. Việc gán giá trị trực tiếp giữa các kiểu dữ liệu không tương thích sẽ bị trình biên dịch từ chối ngay lập tức. Bên cạnh đó, lỗi chốt nhớ không mong muốn là cạm bẫy phần cứng rất nguy hiểm. Hiện tượng này phát sinh khi người viết thiếu nhánh else trong câu lệnh if hoặc thiếu mệnh đề when others trong cấu trúc case. Trình tổng hợp buộc phải tự động tạo ra chốt nhớ để lưu giữ giá trị cũ. Chốt nhớ ngoài ý muốn gây lãng phí tài nguyên và làm giảm tần số xung nhịp tối đa của thiết kế.

III. Phương pháp chuẩn thiết kế ngôn ngữ mô tả phần cứng VHDL

Thiết kế ngôn ngữ mô tả phần cứng VHDL hiệu quả đòi hỏi sự tuân thủ nghiêm ngặt mô hình cấu trúc chuẩn. Một tệp mã VHDL cơ bản luôn bao gồm ba phần chính: khai báo thư viện, thực thể và kiến trúc. Khai báo thư viện xác định các gói chức năng chuẩn như IEEE.STD_LOGIC_1164. Thực thể Entity đóng vai trò định nghĩa các cổng giao tiếp vào ra của module. Kiến trúc Architecture mô tả chi tiết hoạt động nội tại của mạch số. Kỹ sư có thể lựa chọn phong cách mô tả luồng dữ liệu, hành vi hoặc cấu trúc kết nối linh kiện. Thiết kế máy trạng thái hữu hạn đồng bộ FSM là phương pháp chuẩn mực để điều khiển các mạch số phức tạp. Mô hình Mealy và Moore được triển khai thông qua các khối lệnh process đồng bộ theo sườn xung nhịp. Việc sử dụng danh sách nhạy tín hiệu chính xác ngăn chặn sai lệch trạng thái mạch. Bộ kiểm thử testbench được xây dựng song song nhằm tự động kích thích tín hiệu và đánh giá kết quả mô phỏng.

3.1. Cấu trúc cơ bản gồm Entity và Architecture

Cấu trúc một chương trình VHDL luôn phân định ranh giới rõ ràng giữa vỏ bọc bên ngoài và nội dung bên trong. Thực thể Entity liệt kê danh sách các cổng vào và cổng ra cùng hướng truyền tín hiệu. Khối này quyết định giao tiếp giữa linh kiện hiện tại với thế giới bên ngoài. Ngược lại, phần kiến trúc Architecture xác định mạch điện hoạt động như thế nào. Người thiết kế có thể sử dụng cấu trúc dòng dữ liệu với các lệnh gán song song hoặc cấu trúc hành vi bằng khối lệnh tuần tự process. Việc phân tách này giúp người phát triển dễ dàng sửa đổi thuật toán bên trong mà không làm xáo trộn kết nối chân cắm bên ngoài của module.

3.2. Thiết kế máy trạng thái đồng bộ FSM

Máy trạng thái đồng bộ FSM là trung tâm xử lý trong các bộ điều khiển logic số phức tạp. Thiết kế FSM bằng VHDL thường áp dụng kỹ thuật tách khối logic thành hai hoặc ba tiến trình process riêng biệt. Tiến trình đầu tiên đồng bộ hóa việc chuyển trạng thái theo sườn tích cực của xung nhịp clock và tín hiệu reset. Tiến trình thứ hai chứa logic tổ hợp để tính toán trạng thái kế tiếp dựa trên trạng thái hiện tại và các tín hiệu vào. Tiến trình thứ ba xác định giá trị đầu ra theo mô hình Moore hoặc Mealy. Phương pháp phân chia này loại bỏ hoàn toàn nguy cơ xuất hiện xung nhiễu đột biến trên đường truyền dữ liệu của hệ thống.

IV. Ứng dụng thực tiễn của ngôn ngữ mô tả phần cứng VHDL

Ngôn ngữ mô tả phần cứng VHDL giữ vị trí trụ cột trong ngành công nghiệp điện tử hiện đại. Ngôn ngữ này xuất hiện rộng rãi trong các thiết bị mạng viễn thông tốc độ cao, trạm phát sóng di động và hệ thống định vị vệ tinh. Trong lĩnh vực quốc phòng hàng không, VHDL là tiêu chuẩn hàng đầu nhờ độ an toàn mạch và tính ổn định tuyệt đối. Các thiết bị điều khiển máy bay, tàu vũ trụ và radar quét chủ động đều ứng dụng mã nguồn VHDL trên các dòng chip FPGA độ bền cao. Xu hướng công nghệ mới như xử lý biên mạng trí tuệ nhân tạo (Edge AI) và xe tự hành cũng gia tăng nhu cầu sử dụng VHDL để tăng tốc phần cứng. Việc thành thạo ngôn ngữ này tạo lợi thế cạnh tranh rất lớn cho các kỹ sư thiết kế phần cứng vi mạch. Khả năng thiết kế hệ thống số tin cậy mở ra nhiều cơ hội nghiên cứu và phát triển bán dẫn tại Việt Nam.

4.1. Lập trình vi mạch FPGA và sản xuất chip ASIC

VHDL là công cụ cốt lõi trong quy trình lập trình các dòng chip FPGA của Xilinx và Altera. Kỹ sư nạp mã nguồn VHDL vào các phần tử logic lập trình được để kiểm tra nguyên mẫu sản phẩm một cách nhanh chóng. Nếu xảy ra lỗi thuật toán, người phát triển chỉ cần biên dịch và nạp lại vi mạch mà không tốn chi phí đúc bán dẫn. Sau giai đoạn thử nghiệm thành công trên FPGA, toàn bộ mã nguồn VHDL được chuyển giao để chế tạo chip ASIC chuyên dụng hàng loạt. Quy trình này giảm thiểu rủi ro kỹ thuật, tối ưu hóa mức tiêu thụ năng lượng và tiết kiệm hàng triệu đô la chi phí sản xuất vi mạch.

4.2. Tương lai của ngôn ngữ VHDL trong ngành bán dẫn

Sự bùng nổ của trí tuệ nhân tạo và thiết bị tự hành đang thúc đẩy mạnh mẽ ngành công nghiệp bán dẫn toàn cầu. VHDL tiếp tục khẳng định vị thế vững chắc trong các hệ thống yêu cầu độ chính xác và an toàn tuyệt đối. Mặc dù Verilog và SystemVerilog chiếm thị phần lớn trong thiết kế vi mạch thương mại tiêu dùng, VHDL vẫn là lựa chọn số một trong các dự án hàng không vũ trụ và y tế. Các công cụ thiết kế CAD liên tục nâng cấp thuật toán tổng hợp để tối ưu mã nguồn VHDL. Học tập và làm chủ ngôn ngữ này giúp sinh viên và kỹ sư Việt Nam đón đầu làn sóng đầu tư vi mạch quốc tế.

Nội dung chính

Tổng quan về giáo trình (250-300 từ)

Giáo trình Thiết kế hệ thống số do ThS. Nguyễn Trọng Hải biên soạn (ấn bản năm 2015), được lưu hành nội bộ tại Trường Đại học Công nghệ TP.HCM (HUTECH) thuộc Bộ Giáo dục và Đào tạo. Trong chương trình đào tạo kỹ sư và cử nhân ngành Kỹ thuật Điện tử - Truyền thông, đây là môn học cơ sở ngành bắt buộc, cung cấp kiến thức nền tảng về quá trình thiết kế các hệ thống xử lý số trên vi mạch bán dẫn.

Mục tiêu học tập (learning outcomes) của tài liệu tập trung vào ba trọng tâm:

1. Giúp người học nắm vững quy trình thiết kế phần cứng hệ thống số trên các công cụ hỗ trợ tự động hóa bằng máy tính (CAD).
2. Hiểu rõ cấu trúc bên trong và phương pháp cấu hình cho các thiết bị logic lập trình được (PLD) cùng các bộ nhớ bảng (ROM, RAM).
3. Thành thạo việc phân tích, thiết kế máy trạng thái hữu hạn (FSM) và chuyển giao mô hình mạch sang các ngôn ngữ mô tả phần cứng tiêu chuẩn.

Giáo trình được cấu trúc thành 6 bài học chính theo lộ trình từ công cụ CAD, linh kiện khả trình, mô hình máy trạng thái đến ba ngôn ngữ mô tả phần cứng chuyên biệt. Cách tiếp cận của tác giả kết hợp chặt chẽ giữa giải tích logic hình thức và triển khai vật lý trên vi mạch.

Điểm đặc sắc của giáo trình nằm ở việc tích hợp song song cả phương pháp tối thiểu hóa hàm số nhiều biến bằng thuật toán Quine-McCluskey lẫn kỹ thuật mô hình hóa số hiện đại. Tài liệu không chỉ dừng lại ở lý thuyết mạch logic mà còn khảo sát chi tiết kiến trúc của các linh kiện thực tế như EPROM chuẩn 2764–27512, PAL16L8, GAL 22V10, đồng thời giới thiệu đồng thời ba ngôn ngữ HDL gồm ABEL, VHDL và Verilog trong cùng một hệ thống tài liệu giảng dạy.

---

Nội dung kiến thức cốt lõi (500-600 từ)

Các chương/chủ đề chính

Nội dung giáo trình được triển khai qua 6 bài học có cấu trúc logic tuần tự:

• Bài 1: Công cụ hỗ trợ CAD: Khảo sát quy trình thiết kế phần cứng vi mạch qua các giai đoạn: thiết kế hành vi (behavioral design), thiết kế đường dữ liệu (datapath), thiết kế luận lý (logic design sinh netlist), và thiết kế vật lý (gồm tối ưu luận lý, ánh xạ công nghệ, placement, routing). Giới thiệu các hệ ngôn ngữ phần cứng (AHPL, CDL, CONLAN, IDL, ISPS, TEGAS, TI-HDL, ZESUS, Verilog, VHDL), các phần mềm công nghiệp (Leonardo của Exemplar Logic, Synopsys FPGA Express, Synplify, Altera Max Plus II, Cypress Semiconductor Warp, Mentor Graphics) và thuật toán Quine-McCluskey rút gọn hàm Boolean.
• Bài 2: Các thiết bị logic lập trình được (PLD): Phân loại bộ nhớ bán dẫn (RAM, ROM, PLD). Trình bày cấu trúc ma trận diode và giải mã hai chiều của ROM; ứng dụng ROM làm bộ giải mã 2 sang 4 và mạch nhân nhị phân 4-bit không dấu (sử dụng ROM 256×8 với tệp dữ liệu hex). Khảo sát cấu trúc PLA (mảng AND và OR đều lập trình được), PAL (mảng AND lập trình được, mảng OR cố định; cấu trúc mã hiệu như PAL16L8B4); thiết kế mạch chuyển đổi nhị phân sang ASCII/Hex dùng PAL12H6. Phân tích PLD tuần tự (PAL có thanh ghi 16R4, 16R8, 20X4, XOR PAL) và kiến trúc GAL 22V10 chứa 10 macrocell logic cùng Flip-Flop D có tín hiệu Reset bất đồng bộ (AR) và Preset đồng bộ (SP).
• Bài 3: Máy trạng thái: Định nghĩa máy trạng thái hữu hạn (FSM) gồm bộ nhớ trạng thái, mạch logic trạng thái kế tiếp và mạch logic ngõ ra. Phân tích hai mô hình Mealy và Moore, biểu đồ thời gian trạng thái (transition period và stable period), kỹ thuật mã hóa trạng thái ngõ ra (output-coded state assignment) và ngõ ra đường ống (pipelined output). Trình bày quy trình phân tích và thiết kế FSM đồng bộ qua hai ví dụ: phân tích mạch 2 Flip-Flop D kích cạnh lên và thiết kế mạch phát hiện chuỗi bit tận cùng 101.
• Bài 4: ABEL: Giới thiệu cấu trúc chương trình ngôn ngữ ABEL, các tiếp đầu ngữ (prefix), tiếp vĩ ngữ (suffix), cách viết phương trình logic và khai báo chân linh kiện.
• Bài 5: VHDL: Trình bày cấu trúc ngôn ngữ chuẩn IEEE 1987 gồm hai khối cơ bản: thực thể (entity) và kiến trúc (architecture); các đối tượng dữ liệu (signal, variable, constant) và các ví dụ thiết kế mạch tổ hợp, mạch tuần tự.
• Bài 6: Verilog: Khảo sát từ vựng, các cổng logic nguyên thủy (primitive gates), kiểu dữ liệu (wire, reg), khối điều khiển hành vi always và initial, cấu trúc gọi linh kiện (instantiation) và các ví dụ thiết kế cụ thể.

Progression logic của giáo trình đi từ công cụ tự động hóa cấp cao -> khảo sát cấu trúc phần cứng khả trình -> xây dựng mô hình điều khiển tuần tự (FSM) -> triển khai mã hóa bằng ngôn ngữ phần cứng từ bậc thấp đến bậc cao.

Kiến thức nền tảng được xây dựng

Giáo trình hình thành cho người học ba mảng kiến thức cơ sở:

• Lý thuyết tối thiểu hóa hàm logic: Phương pháp Quine-McCluskey xử lý tập minterm và don't-care, tìm nguyên tố cơ bản phục vụ thuật toán hóa trên máy tính thay cho bìa Karnaugh khi số biến ngõ vào lớn.
• Nguyên lý cấu trúc phần cứng khả trình: Cơ chế mảng logic AND-OR khả trình, ma trận cầu chì, cấu trúc cổng đệm ba trạng thái, cấu trúc logic macrocell của GAL22V10 và cơ chế định địa chỉ bộ nhớ bảng ROM.
• Mô hình toán học của FSM: Hệ phương trình trạng thái kế tiếp $W = g[X, Y]$, phương trình ngõ ra $Z = f[X, Y]$ (Mealy) hoặc $Z = f[Y]$ (Moore), và phương trình đặc tính của các phần tử nhớ Flip-Flop (D, JK, SR, T).

Kỹ năng phát triển

Thông qua nội dung học tập, sinh viên rèn luyện các kỹ năng cụ thể:

• Kỹ năng kỹ thuật: Cài đặt thuật toán rút gọn hàm số; tính toán và lập bảng nạp cầu chì cho PLA, PAL; viết mã mô tả phần cứng hoàn chỉnh bằng ABEL, VHDL và Verilog.
• Kỹ năng phân tích: Khảo sát biểu đồ thời gian trạng thái, chuyển đổi qua lại giữa phương trình kích thích, bảng chuyển tiếp và giản đồ trạng thái; phân biệt đáp ứng ngõ ra giữa mô hình Moore và Mealy.
• Kỹ năng ứng dụng thực tế: Thiết kế các khối mạch số hoàn chỉnh như bộ chuyển đổi mã hiển thị Hex/ASCII, mạch nhân nhị phân 4-bit và mạch nhận dạng chuỗi bit truyền thông 101.

---

Phương pháp giảng dạy và học tập (300-350 từ)

Giáo trình áp dụng phương pháp tiếp cận thiết kế từ trên xuống (Top-Down pedagogical approach). Quá trình giảng dạy kết hợp giữa phân tích mô hình giải tích hình thức (bảng chân lý, phương trình đại số Boolean) với mô phỏng và hiện thực hóa trên phần cứng khả trình thông qua công cụ CAD.

Hệ thống bài tập và case studies trong tài liệu gắn liền với các bài toán kỹ thuật cụ thể:

• Thiết kế bộ giải mã 2 sang 4 dùng ma trận diode và IC 74x138 đối sánh với cấu hình ROM 8×4 (Hình 2.3, 2.4, 2.6).
• Hiện thực hóa phép nhân nhị phân 4-bit không dấu bằng ROM 256×8 với bảng nội dung nhớ dạng tệp hex từ dòng 00 đến F0 (Hình 2.5).
• Rút gọn hàm logic 4 biến và gán chân cho vi mạch PAL12H6 để chuyển đổi nhị phân sang mã ASCII hiển thị ký tự Hex (Ví dụ 2.5).
• Thiết kế hoàn chỉnh mạch phát hiện chuỗi bit tận cùng 101 theo cả hai mô hình Mealy và Moore có lập bảng trạng thái, phương trình kích thích và giản đồ chuyển tiếp (Hình 3.9–3.14).

Về phương pháp đánh giá môn học, tài liệu quy định cấu trúc điểm gồm hai phần:

• Điểm quá trình (30%): Hình thức và nội dung do giảng viên trực tiếp quyết định, dựa trên mức độ chuyên cần trên lớp và kết quả làm bài tập về nhà.
• Điểm thi kết thúc học phần (70%): Thi tự luận trong thời gian 60 phút, nội dung tập trung vào bài tập tổng hợp bao quát kiến thức từ Bài 1 đến Bài 6.

Để tự học hiệu quả, giáo trình hướng dẫn quy trình 4 bước:

1. Đọc trước phần mục tiêu và tóm tắt bài học để định hình khối kiến thức.
2. Đọc nội dung chi tiết của từng đề mục lý thuyết.
3. Trả lời ngay các câu hỏi ôn tập sau mỗi ý kiến thức.
4. Tự giải toàn bộ bài tập ở cuối bài học trước khi tham gia buổi học trên lớp.

---

Điểm nổi bật và cập nhật (250-300 từ)

Ấn bản năm 2015 của giáo trình phản ánh sự chuyển đổi từ phương pháp thiết kế logic rời rạc truyền thống (SSI/MSI) sang thiết kế hệ thống số tích hợp quy mô lớn trên các vi mạch khả trình (PLD/FPGA).

Các xu hướng và cập nhật kỹ thuật được tích hợp trong giáo trình bao gồm:

• Quy trình tự động hóa thiết kế (CAD): Thay thế việc vẽ sơ đồ cổng logic thủ công trên giấy bằng chu trình thiết kế trên máy tính, bao gồm các bước tổng hợp logic, tối ưu hóa diện tích/tốc độ, ánh xạ công nghệ, bố trí linh kiện (placement) và đi dây tự động (routing).
• Thuật toán Quine-McCluskey: Đưa vào phương pháp lập bảng tìm minterm nguyên tố cơ bản, tạo cơ sở cho sinh viên hiểu cách các phần mềm CAD xử lý tối ưu hóa biểu thức logic nhiều biến số mà phương pháp bìa Karnaugh không thể thực hiện thủ công.
• Ứng dụng công nghiệp thực tế: Khảo sát các dòng vi mạch thực tế như vi mạch nhớ EPROM chuẩn DIP 28 chân (2764, 27128, 27256, 27512), họ vi mạch lập trình mảng logic GAL 22V10, mạch logic tế bào khả trình (LCA), vi mạch mảng cổng lập trình được dạng trường (FPGA) và thiết bị logic khả trình phức tạp (CPLD).
• Kết nối với các công cụ EDA tiêu chuẩn: Giáo trình dẫn chứng và phân tích chức năng của các công cụ phần mềm công nghiệp chuyên dụng: Max Plus II của Altera (dành cho EMP7128LC84-7, EPF10K20RC240-4), Warp của Cypress Semiconductor (dùng SpDE cho vi mạch FPGA pASIC80), Synplify, Synopsys FPGA Express, và Leonardo của Exemplar Logic.

---

Đối tượng sử dụng giáo trình (200-250 từ)

Giáo trình Thiết kế hệ thống số được biên soạn phục vụ các nhóm đối tượng học thuật cụ thể:

• Sinh viên đại học: Tài liệu được thiết kế trực tiếp cho sinh viên năm thứ hai hoặc năm thứ ba thuộc chuyên ngành Kỹ thuật Điện tử - Truyền thông, Kỹ thuật Máy tính và Công nghệ Kỹ thuật Điện tử.
• Điều kiện tiên quyết (Prerequisites): Người học bắt buộc phải hoàn thành môn học Kỹ thuật số. Kiến thức tiên đề đòi hỏi phải nắm vững gồm: đại số Boolean, các cổng logic cơ bản (AND, OR, NOT, XOR), mạch tổ hợp, và hoạt động của các Flip-Flop cơ bản (RS, D, JK, T).
• Giảng viên đại học: Sử dụng tài liệu làm khung đề cương chi tiết để biên soạn bài giảng lý thuyết; khai thác hệ thống bảng nạp PLA, cấu trúc GAL22V10 và các bài toán máy trạng thái để xây dựng đề kiểm tra định kỳ (30%) cùng ngân hàng đề thi tự luận 60 phút (70%).
• Người tự học và kỹ sư nghiên cứu: Tài liệu đóng vai trò tài liệu tham khảo kỹ thuật cho kỹ sư phần cứng mới vào nghề cần tra cứu cấu trúc giải mã vi mạch EPROM, kiến trúc macrocell của PLD hoặc cú pháp cơ bản của ba ngôn ngữ ABEL, VHDL và Verilog.

---

Câu hỏi thường gặp (250-300 từ)

1. Giáo trình này phù hợp với ai?
Tài liệu được biên soạn cho sinh viên bậc đại học ngành Kỹ thuật Điện tử - Truyền thông, Kỹ thuật Máy tính và kỹ sư phần cứng cần nghiên cứu về thiết kế hệ thống số và vi mạch khả trình.

2. Cần kiến thức nền nào trước khi học môn này?
Người học bắt buộc phải có kiến thức nền tảng về môn Kỹ thuật số, bao gồm đại số logic Boolean, các cổng logic cơ bản, phương pháp biến đổi hàm số và nguyên lý làm việc của các phần tử nhớ Flip-Flop.

3. Điểm khác biệt của giáo trình này so với các tài liệu kỹ thuật số cơ bản là gì?
Giáo trình không tập trung vào lắp ráp cổng rời rạc mà đi sâu vào phương pháp thiết kế tự động hóa CAD, cấu trúc bên trong của các vi mạch khả trình (ROM, PLA, PAL, GAL 22V10) và tích hợp đồng thời ba ngôn ngữ mô tả phần cứng (ABEL, VHDL, Verilog).

4. Làm sao để tự học và tiếp thu tốt nội dung giáo trình?
Người học cần tuân thủ quy trình: đọc mục tiêu và tóm tắt trước mỗi bài học, nghiên cứu lý thuyết, trả lời câu hỏi ôn tập theo từng phần, và hoàn thành các bài tập thiết kế mạch, rút gọn hàm Quine-McCluskey cuối chương.

5. Giáo trình đề cập đến các công cụ phần mềm bổ trợ nào?
Giáo trình giới thiệu và phân tích hoạt động của các phần mềm thiết kế vi mạch chuyên nghiệp như Altera Max Plus II, Cypress Semiconductor Warp, Leonardo của Exemplar Logic, Synplify và Synopsys FPGA Express.

---

Kết luận (150 từ)

Giáo trình Thiết kế hệ thống số của ThS. Nguyễn Trọng Hải cung cấp một hệ thống kiến thức hoàn chỉnh từ nền tảng công cụ CAD, cấu trúc vi mạch logic lập trình được (PLD, ROM, GAL), phương pháp luận máy trạng thái hữu hạn (FSM) đến các ngôn ngữ mô tả phần cứng tiêu chuẩn. Tài liệu đóng vai trò kết nối giữa lý thuyết mạch logic kinh điển và công nghệ vi mạch tích hợp hiện đại.

Lộ trình học tập đề xuất cho người học là tiếp cận tuần tự theo 6 bài học: làm chủ quy trình CAD và thuật toán Quine-McCluskey (Bài 1), phân tích cấu trúc linh kiện PLD (Bài 2), thiết kế FSM Mealy/Moore (Bài 3), sau đó thực hành mô tả phần cứng qua ABEL (Bài 4), VHDL (Bài 5) và Verilog (Bài 6). Tài nguyên bổ sung cần kết hợp bao gồm các phần mềm biên dịch/mô phỏng EDA công nghiệp và tài liệu chuẩn ngôn ngữ IEEE 1076 (VHDL) và IEEE 1364 (Verilog).

Trích đoạn nội dung tài liệu

BỘ GIÁO DỤC VÀ ĐÀO TẠO ĐẠI HỌC CÔNG NGHỆ TP.HCM "Tiến KẾ HỆ THỐNG SỐ Biên Soạn: ThS. Nguyễn Trọng Hải www.vn THIET KE HE THONG SO An ban 2015 Mục Lục mm MỤC LỤC MỤC LỤC. III BAI 1: CONG CU HO TRO CAD. Lọ nọ TY Họ Họ Họ 1 T10 SE ng 1 1.2 QUÁ TRÌNH THIẾT KẾ HỆ THỐNG SỐ .-- HH ngư ng ng 2 1.3 NGÔN NGỮ MÔ TẢ PHẦN CỨNG.

Ăn HH TH HH ngưng 4 1.4 CÔNG CỤ PHẦN MỀM HỖ TRỢ THIẾT KẾ CỦA ALTERA, XILTINX,.5 RUT GON HAM BẰNG PHƯƠNG PHÁP QUINE-MC CLUSKEY. 10 CÂU HỎI ÔN TẬTP. TH HH HH HH HH HH KH HH TH HH h 10 BÀI 2: CÁC THIẾT BỊ LOGIC LẬP TRÌNH ĐƯỢC. ,11 rhm(o coi ca on.1 PLD tổ hợp (Combinational PLD).

-- - «¿111111111111 1kg kh key 19 2.2 PLD tuần tự (sequential PLD).cc cà HH HH TH nh nhe 27 TOM TAT ˆ. 30 BÀI 3: MÁY TRẠNG THÁI.1 GIỚI THIỆU MÁY TRẠNG THÁI.2 PHÂN TÍCH MÁY TRẠNG THÁI ĐỒNG BỘ. HH HH ng kg ng 35 3.3 THIẾT KẾ MÁY TRẠNG THÁI ĐỒNG BỘ.-- Ăn HH ng ng 40 TOM TAT. 58 CÂU HỎI ÔN TẬTP.

TH HH HH HH HH HH KH HH TH HH h 58 :7\Ð H\l.1 CẤU TRÚC CHƯƠNG TRÌNH ABEL. Ă GB HH HH ng ng. ng ng ng nem 72 4. Ăn HH HH HH KH HH BH SE v 73 4.6 CÁC TIẾP ĐẦU NGỮ (PREFIX), TIẾP VĨ NGỮ (SUFFIX).1 CẤU TRÚC CỦA NGÔN NGỮ VHDL.

99 mm Mục Lục 5.3 CÁC ĐỐI TƯỢNG VHDL.4 MỘT SỐ VÍ DỤ THIẾT KẾ CÁC MẠCH TỔ HỢP VÀ TUẦN TỰ. 138 BAL 6: VERILOG hố.2 CHỨC NĂNG CÁC TỪ VỰNG TRONG VERILOG .3 CÁC CỔNG CƠ BẢN TRONG VERILOG. Ăn SS SH ng ng kg 141 6.4 CÁC DẠNG DỮ LTỆU.- --- -Ă 5 <5 ST TH TH ngư 142 li hố.8 KHUÔN MẪU HÀNH VI (BEHAVTORAL) .9 KHỐI ALWAYS VÀ KHỐI TNTTTAL. +1 SE XSEESSEEEssEsEssesssseesse 160 ml .11 CHỨC NĂNG LINH KIỆN .ĂĂ- Ăn HH HH HH HH KH ng hy 165 6.12 MỘT SỐ VÍ DỤ:.

--- - Ăn TH TH ngư 166 rẻ ẻ. 173 CÂU HỎI ÔN TẬPP.---- -Ă SH TH TH TH HH nh re 173 0h50 04/1. 174 HƯỚNG DẪN ia HUONG DAN MO TA MON HOC Thiết kế hệ thống số là một trong những môn học cơ sở cho chuyên ngành Kỹ thuật Điện tử Truyền thông. Đây là môn học đề cập đến quá trình thiết kế các hệ thống số trân các thiết bị logic lập trình được, các bộ nhớ bảng v.

So với tín hiệu tương tự, tín hiệu số có nhiều ưu điểm như: sao chép và lưu trữ dễ dàng, chính xác; không thay đổi theo thời gian; tốc độ xử lý ngày càng cải thiện;. Trong tài liệu này, các nội dung chính đề cập đến bao gồm các khái niệm về ngôn ngữ mô tả phần cứng như ABEL, VHDL, Verilog, các quá trình thiết kế với máy trạng thái cho hệ tuần tự đồng bộ và không đồng bộ, kất hợp phần cứng, phần mềm cho một hệ thống cụ thể. NỘI DUNG MÔN HỌC -_ Bài 1: Công cụ hổ trợ CAD: trình bày quá trình thiết kế phần cứng hệ thống số, giới thiệu các công cụ hổ trợ thiết kế của Altera, Xilinx,. - Bai 2: Thiét bi logic lap trình được: Giới thiệu các bộ nhớ hàm và bộ nhớ bảng - Bai 3: May trang thai: trinh bay phương pháp thiết kế dùng máy trạng thái -_ Bài 4: ABEL: cung cấp cấu trúc lệnh và các ví dụ cho ngôn ngữ mô tả phần cứng ABEL.

- Bai 5: VHDL: cung cap cau tric lệnh và các ví dụ cho ngôn ngữ mô tả phần cứng VHDL. -_ Bài 6: Verilog: cung cấp cấu trúc lệnh và các ví dụ cho ngôn ngữ mô tả phần cứng Verilog. KIEN THUC TIEN DE Môn học Thiết kế hệ thống số đòi hỏi sinh viên có nần tảng về Kỹ thuật số. HƯỚNG DẪN YÊU CAU MON HỌC Người học phải dự học đầy đủ các buổi lên lớp và làm bài tập đầy đủ ở nhà.

CÁCH TIẾP NHẬN NỘI DUNG MÔN HỌC Để học tốt môn này, người học cần ôn tập các bài đã học, trả lời các câu hỏi và làm đầy đủ bài tập; đọc trước bài mới và tìm thêm các thông tin liên quan đến bài học. Đối với mỗi bài học, người học đọc trước mục tiêu và tóm tắt bài học, sau đó đọc nội dung bài học. Kết thúc mỗi ý của bài học, người đọc trả lời câu hỏi ôn tập và kết thúc toàn bộ bài học, người đọc làm các bài tập. PHƯƠNG PHÁP ĐÁNH GIÁ MÔN HỌC Môn học được đánh giá gồm: - Điểm quá trình: 30%.

Hình thức và nội dung do giảng viên quyết định, phù hợp với quy chế đào tạo và tình hình thực tế tại nơi tổ chức học tập. Hình thức bài thi tự luận trong 60 phút. Nội dung gồm các bài tập thuộc bài thứ 1 đến bài thứ 6. BÀI 1: CONG CU HO TRO CAD ta BAI 1: CONG CU HO TRO CAD Sau khi học xong bài này, người học có thể: -_ Hiểu được môi trường và quá trình thiết kế phần cứng hệ thống số.

- Biết các ngôn ngữ mô tả phần cứng, các công cụ hổ trợ thiết kế của Altera, Xilinx,. -_ Nắm được cách rút gọn hàm bằng phương pháp Quine-Mc Cluskey 1.1 TỔNG QUAN Ngày nay, các mạch tích hợp ngày càng thực hiện được nhiều chức năng, do đó, vấn đề thiết kế mạch càng trở nên phức tạp. Những phương phương pháp truyền thống như tối thiểu hóa hàm Boolean hay dùng sở đồ các phần tử không còn đáp ứng được các yêu cầu đặt ra khi thiết kế. Khi kích thước và độ phức tạp của hệ thống số gia tăng, nhiều công cụ thiết kế được hổ trợ bởi máy tính (CAD - Computer Aided Design) được đưa vào quá trình thiết kế phần cứng.

Phương pháp thiết kế, thử nghiệm, phân tích các hệ thống số sử dụng các ngôn ngữ mô tả phần cứng nổi bật lên với các ưu điểm hơn hẳn và sẽ dần thay thế các phương pháp truyền thống Phương pháp thiết kế truyền thống trên giấy được thay bằng cách thiết kế trên máy tính, có thể kiểm tra và có các công cụ tạo ra phần cứng tự động. Hổ trợ mạnh mẽ cho phương pháp thiết kế này là những ngôn ngữ mô tả phần cứng (HDLs ~ Hardware Description Languages). Hầu hết các công cụ thiết kế dùng ngôn ngữ mô phỏng phần cứng đều cho phép sử dụng biểu đồ trạng thái (Finite-state-machine) cho các hệ thống tuần tự cũng như cho phép sử dụng bảng chân lý cho hệ thống tổng hợp. Việc chuyển đổi từ các biểu đồ trạnng thái và bảng chân lý sang ngôn ngữ mô phỏng phần cứng đều thực hiện hoàn toàn tự động.

Pa BÀI 1: CONG CU HG TRO CAD Nhờ tính dễ kiểm tra thử nghiệm trong suốt quá trình thiết kế mà người thiết kế có thể dễ dàng phát hiện các lỗi thiết kế ngay từ những giai đoạn đầu, giai đoạn chưa đưa vào sản xuất thử, do đó tiết kiệm được lượng chi phí đáng kể bởi từ ý thiết kế đến tạo ra sản phẩm đúng như mong muốn là một việc rất khó tránh khỏi những khó khăn, thất bại.2 QUÁ TRÌNH THIẾT KẾ HỆ THỐNG SỐ Ý tưởng thiết kế Thiết kế hành vi _—_—— >> Dòng lưu đồ, ngôn ngữ tự nhiễn Thiết kế đường dữ liệu ___———— y Cấu trúc bus và thanh ghi Tối ưu luận lý Thiết kế luận lý ———y Danh sách cổng và dây nối Ảnh xạ công nghệ Thiết kế vật lý ———————> Danh sách bán dẫn, mạch,. Placement Chế tạo ` Routing Chip hoặc Board Hình 1.1: Quá trình thiết kế hệ thống số Trước tiên người thiết kế phần cứng bắt đầu với ý tưởng thiết kế. Định nghĩa cụ thể hơn phần cứng đã dự định, sau đó phát triển từ ý tưởng thiết kế ban đầu. Do đó, người thiết kế cần thiết phải tạo ra định nghĩa hành vi của hệ thống dưới thiết kế.

Sản phẩm của giai đoạn thiết kế này có thể là sơ đồ khối, lưu đồ hoặc ngôn ngữ tự nhiên. Giai đoạn tiếp theo trong quá trình thiết kế là thiết kế đường dẫn dữ liệu hệ thống. Ở giai đoạn này, người thiết kế chỉ rõ thanh ghi và đơn vị luận lý cần thiết cho cài đặt BÀI 1: CONG CU HO TRO CAD a hệ thống. Những thành phần này có thể được nối kết sử dụng các bus hai chiều hoặc một chiều.

Dựa trên hành vi đã định của hệ thống, tiến trình điều khiển hoạt động của dữ liệu giữa các thanh ghi và các đơn vị luận lý thông qua các bus được phát triển.2 trình bày kết quả của giai đoạn thiết kế đường dẫn dữ liệu. Các khối trao đổi dữ liệu thông qua bus hệ thống và tiến trình điều khiển sẽ điều khiển dòng dữ liệu giữa các thành phần này. DỮ LIỆU DIEU KHIEN REG 1 REG 2 Tién trinh diéu khién chuyén động của dữ REG 3 liệu giữa các Don vị < thanh ghi và i i cac bus logic chinh ‘ LOGIC so 8 eee Hình 1.2: Kết quả của giai đoạn thiết kế đường dữ liệu Thiết kế luận lý là bước tiếp theo trong quá trình thiết kế và liên quan đến ứng dụng các cổng và các mạch lật cơ bản cho việc cài đặt các thanh ghi dữ liệu, các bus, các đơn vị luận lý và phần cứng điều khiển. Kết quả của giao đoạn thiết kế này là một danh sách kết nối (netlist) của cổng và mạch lật.

Giai đoạn thiết kế tiếp là chuyển netlist của giai đoạn trước thành sơ đồ hay danh sách transistor. Điều này liên quan đến sự thay thế cổng và mạch lật bằng transistor hay các phần tử thư viện tương đương. Giai đoạn này xét đến chế độ tải và định thời trong quá trình chọn lựa transistor hay các phần tử nhớ. Giai đoạn này được chia thành các bước như sau: tối ưu luận lý, ánh xạ công nghệ, placement, routing, như được minh họa trong hình 1.

Tối ưu luận lý dùng để loại bỏ tất cả các biểu thức, các biến dư thừa trong mạch. Ánh xạ công nghệ để tối thiểu số khối logic được dùng. Placement dùng để bố trí các khối để có thể kết nối được và có tốc độ nhanh nhất. | 4 | BÀI 1: CONG CU HG TRO CAD Routing thực hiện kết nối các khối logic tạo nên mạch số hoàn chỉnh.

Placement và Routing có mối quan hệ chặt chế với nhau. Bước cuối cùng trong thiết kế là việc chế tạo. Nó sử dụng danh sách transistor hay đặc tả kỹ thuật để đốt cháy cầu chì hay ghi thông tin lên sram của thiết bị có thể lập trình được hay tạo ra mặt nạ cho việc sản xuất mạch tích hợp. Nhiều nhà sản xuất đã nghiên cứu phát triển sản phẩm lập trình được như: Field- Programmable Gate Array (FPGA), Complex Programmable Logic Device (CPLD), vi mạch Hard Wire, Serial PROM.