Cấu trúc phân cấp và module Chương 5. Cấu trúc phân cấp và module 5.1 Cấu trúc phân cấp Ngôn ngữ mô tả phần cứng Verilog hỗ trợ cấu trúc phân cấp bằng cách cho phép modules được nhúng trong modules khác. Modules cấp độ cao hơn tạo thể hiện của module ở cấp độ thấp và giao tiếp với chúng thông qua các đầu vào, đầu ra và đầu vào ra 2 chiều. Các cổng vào ra có thể là vô hướng hoặc là vector.
Cấu trúc phân cấp giúp người thiết kế chia một hệ thống thiết kế ra thành các module nhỏ hơn để dễ thiết kế và kiểm soát luồng dữ liệu trong quá trình thiết kế. Như một ví dụ cho hệ thống module phân cấp, hãy xem xét một hệ thống bao gồm các bảng mạch in (PCBs).1 Khai báo module Trong mục này cung cấp cú pháp thông thường cho một định nghĩa module và cú pháp cho việc cài đặt module, cùng với một ví dụ về định nghĩa module và cài đặt module. Một định nghĩa module được bao giữa bởi hai từ khóa module và endmodule. Các định danh kèm theo sau từ khóa module sẽ là tên định nghĩa của module.
Danh sách các tùy chọn của tham số được định nghĩa sẽ chỉ rõ một danh sách theo thứ tự các tham số của module. Danh sách các tùy chọn của cổng hoặc khai báo cổng được định nghĩa sẽ chỉ rõ một danh sách theo thứ tự các cổng của module. Thứ tự được sử dụng trong định nghĩa danh sách các tham số trong module-parameter-port-list và trong 112 Chương 5. Cấu trúc phân cấp và module danh sách cổng có thể có ý nghĩa trong việc cài đặt các module.
Các định danh trong danh sách này sẽ khai báo lại trong các câu lệnh input, output, và inout trong định nghĩa module. Khai báo cổng trong danh sách khai báo cổng sẽ không khai báo lại trong thân module. Các mục của module định nghĩa cái tạo thành module, và chúng bao gồm nhiều loại khai báo và định nghĩa khác nhau, nhiều trong số đó đã được giới thiệu. Từ khóa macromodule có thể dùng để thay thế từ khóa module để định nghĩa một module.
Một quá trình thực thi có thể chọn để giải quyết module được định nghĩa bắt đầu với thừ khóa macromodule khác nhau. Cú pháp 5-1 module_declaration ::= {attribute_instance} module_keyword module_identifier [ module_parameter_port_list ] list_of_ports ; { module_item } endmodule |{ attribute_instance } module_keyword module_identifier [ module_parameter_port_list ] [ list_of_port_declarations ] ; { non_port_module_item } endmodule module_keyword ::= module | macromodule module_parameter_port_list ::= (From A. port_identifier ( [ port_expression ] ) port_expression ::= port_reference | { port_reference { , port_reference } } port_reference ::= port_identifier [ [ constant_range_expression ] ] port_declaration ::= {attribute_instance} inout_declaration | {attribute_instance} input_declaration | {attribute_instance} output_declaration module_item ::= (From A.4) port_declaration ; | non_port_module_item module_or_generate_item ::= { attribute_instance } module_or_generate_item_declaration | { attribute_instance } local_parameter_declaration ; 113 Chương 5. Cấu trúc phân cấp và module | { attribute_instance } parameter_override | { attribute_instance } continuous_assign | { attribute_instance } gate_instantiation | { attribute_instance } udp_instantiation | { attribute_instance } module_instantiation | { attribute_instance } initial_construct | { attribute_instance } always_construct | { attribute_instance } loop_generate_construct | { attribute_instance } conditional_generate_construct module_or_generate_item_declaration ::= net_declaration | reg_declaration | integer_declaration | real_declaration | time_declaration | realtime_declaration | event_declaration | genvar_declaration | task_declaration | function_declaration non_port_module_item ::= module_or_generate_item |generate_region | specify_block | { attribute_instance } parameter_declaration ; | { attribute_instance } specparam_declaration parameter_override ::= defparam list_of_defparam_assignments ; Ví dụ 5.1 Định dạng của một module chuẩn module tên_module (danh sách các cổng, nếu có); Khai báo port input, output, inout; Khai báo tham số Khai báo các loại dữ liệu (dữ liệu net, dữ liệu biến, ví dụ: wire, reg, integer) Gọi và gán đặc tính (instantiate) module con (sub-module) Phát biểu gán sử dụng mô hình RTL (assign) Phát biểu gán qui trình (always, initial) 114 Chương 5.
Cấu trúc phân cấp và module Khai báo hàm và tác vụ Khai báo kết thúc module (endmodule) 5.2 Module mức cao nhất Module mức cao nhất (top-module) là module mà nó bao gồm trong văn bản gốc, nhưng nó hầu như không có một câu lệnh cài đặt nào trong bất kỳ một module nào khác. Điều này áp dụng cả khi module cài đặt tạo ra trong khối tạo mà không phải tự nó cài đặt. Một mô hình phải có ít nhất một module mức cao nhất.3 Gọi và gán đặc tính một module (instantiate) Việc gọi và gán đặc tính module cho phép một module gọi và gán đặc tính một module khác ra để sử dụng. Các module không được định nghĩa lồng nhau.
Nói cách khác, một module được định nghĩa sẽ không chứa mô tả thiết kế của một module khác trong cặp từ khóa module endmodule. Một module được định nghĩa lồng trong một module khác bằng cách gọi và gán đặc tính của module đó ra để sử dụng. Một câu lệnh gọi và gán đặc tính module sẽ tạo ra một hoặc nhiều bản sao của module được định nghĩa. Ví dụ, một module bộ đếm phải cài đặt module D flip-flop để tạo ra nhiều thể hiện của flip-flop.
Cú pháp 5-2 đưa ra cú pháp chi tiếc cho việc gọi và gán đặc tính module. Cú pháp 5-2 module_instantiation ::= (From A.1) module_identifier [ parameter_value_assignment ] module_instance { , module_instance } ; parameter_value_assignment ::= # ( list_of_parameter_assignments ) 115 Chương 5. Cấu trúc phân cấp và module list_of_parameter_assignments ::= ordered_parameter_assignment { , ordered_parameter_assignment } | named_parameter_assignment { , named_parameter_assignment } ordered_parameter_assignment ::= expression named_parameter_assignment ::=. parameter_identifier ( [ mintypmax_expression ] ) module_instance ::= name_of_module_instance ( [ list_of_port_connections ] ) name_of_module_instance ::= module_instance_identifier [ range ] list_of_port_connections ::= ordered_port_connection { , ordered_port_connection } | named_port_connection { , named_port_connection } ordered_port_connection ::= { attribute_instance } [ expression ] named_port_connection ::= { attribute_instance }.
port_identifier ( [ expression ] ) Việc gọi và gán đặc tính module có thể chứa một loạt các đặc điểm kỹ thuật. Nó cho phép một mảng các thể hiện được tạo ra. Cú pháp và ngữ nghĩa của các mảng thể hiện định nghĩa cho các cổng và các cổng cơ bản áp dụng tốt cho các module. Một hoặc nhiều thể hiện của module (bản sao nguyên bản của module) có thể đưa ra trong một câu lệnh gọi và gán đặc tính module riêng lẻ.
Danh sách các cổng kết nối sẽ cung cấp chỉ cho module được định nghĩa với cổng. Các dấu ngoặc đơn luôn luôn cần thiết. Khi một danh sách các cổng kết nối được đưa ra để sử dụng theo thức tự phương thức các cổng kết nối, phần tử đầu tiên trong danh sách sẽ kết nối với cổng đầu tiên trong khai báo cổng trong module, phần tử thứ 2 kết nối với cổng thứ 2 và cứ như thế.9 sẽ thảo luận rõ hơn về các luật kết nối cổng với cổng. Một kết nối có thể tham khảo đơn giản tới một biến hoặc một định danh net, một biểu thức, hoặc một khoản trống.
Một biểu thức có thể sử 116 Chương 5. Cấu trúc phân cấp và module dụng để cung cấp một giá trị tới một cổng vào của module. Một cổng kết nối trống sẽ trình bày tình huống nơi mà cổng đó không kết nối Khi kết nối một cổng bằng tên, một cổng chưa được kết nối sẽ chỉ ra bằng cách bỏ nó ra trong danh sách hoặc không cung cấp biểu thức bên trong đấu ngoặc (ví dụ portname()).2 Ví dụ 1: Ví dụ này minh họa một mạch ( module cấp độ thấp) được điều khiển bởi một dạng sóng đơn giản (module cấp độ cao hơn) nơi mà mạch được cài đặt bên trong module dạng sóng: //module cấp độ thấp: module mô tả một mạch flip-flop nand module ffnand (q, qbar, preset, clear); output q, qbar;//khai báo 2 net đầu ra cho mạch input preset, clear;// khai báo 2 net đầu vào cho mạch // khai báo cổng nand 2 đầu vào và các kết nối với chúng nand g1 (q, qbar, preset), g2 (qbar, q, clear); endmodule // module cấp độ cao: // dạng sóng mô tả cho flip-flop nand module ffnand_wave; wire out1, out2;//đầu ra từ mạch reg in1, in2;//biến để điều khiển mạch parameter d = 10; // thể hiện của mạch ffnand, tên là "ff", // và đặc tả đầu ra của các kết nối IO bên trong ffnand ff(out1, out2, in1, in2); // định nghĩ dạng sóng để mô phỏng mạch 117 Chương 5. Cấu trúc phân cấp và module initial begin #d in1 = 0; in2 = 1; #d in1 = 1; #d in2 = 0; #d in2 = 1; end endmodule Ví dụ 2: Ví dụ này tạo ra 2 thể hiện của module flip-flop ffnand được định nghĩa trong ví dụ 1.
Nó kết nối chỉ với đầu ra q vào một thể hiện và chỉ một đầu ra qbar vào một thể hiện khác. // dạng sóng mô tả để kiểm tra // nand flip-flop, không có cổng đầu ra module ffnand_wave; reg in1,in2;//biến để điều khiển mạch parameter d=10; // tạo hai bản sao của mạch ff nand // ff1 có qbar không kết nối, ff2 có q không kết nối ffnand ff1(out1,,in1,in2), ff2(.clear(in1),,,); is illegal // định nghĩ dạng sóng để mô phỏng mạch initial begin #din1=0;in2=1; #din1=1; #din2=0; #din2=1; end 118 Chương 5. Cấu trúc phân cấp và module endmodule 5.4 Khai báo port Cổng cung cấp một phương tiện kết nối các mô tả phần cứng bao gồm module và các phần cứng nguyên thủy. Ví dụ, module A có thể khởi tạo module B, sử dụng các cổng kết nối phù hợp tới module A.
Tên các cổng này có thể khác với tên của các dây nối nội và các biến được chỉ ra trong định nghĩa module B 5.1 Định nghĩa port Cú pháp cho các cổng và danh sách cổng được đưa ra trong Cú pháp 5-3. Cú pháp 5-3 list_of_ports ::= (From A. port_identifier ( [ port_expression ] ) port_expression ::= port_reference | { port_reference { , port_reference } } port_reference ::= port_identifier [ [ constant_range_expression ] ] port_declaration ::= {attribute_instance} inout_declaration | {attribute_instance} input_declaration | {attribute_instance} output_declaration 119 Chương 5. Cấu trúc phân cấp và module 5.2 Liệt kê port Cổng tham khảo cho mỗi cổng trong danh sách các cổng ở bên trên của mỗi khai báo module có thể là 1 trong số: Một định danh đơn giản hoặc định danh bị bỏ qua.
Một bit-select của một vector khai báo trong module Một part- select của một vector khai báo trong module Một toán tử kết nối của bất kỳ phần nào trong 3 phần trên. Biểu thức cổng là tùy chọn bởi vì cổng có thể được định nghĩa mà không cần bất kỳ kết nối nào trong module. Khi một cổng đã được định nghĩa, thì không có cổng nào khác được định nghĩa cùng tên. Có hai loại cổng module, loại đầu tiên chỉ là cổng biểu thức, là loại cổng ngầm.
Loại thứ hai là loại cổng trực tiếp. Điều rõ ràng chi tiết cổng định danh sử dụng kết nối với cổng của module thể hiện bằng tên và cổng biểu thức bao gồm khai báo các định danh bên trong module như miêu tả trong phần 5. Tên cổng kết nối sẽ không sử dụng cho cổng ngầm định nếu cổng biểu thức không là một định danh đơn giản hoặc là định danh bị bỏ qua, mà sẽ sử dụng tên cổng.