Tổng quan nghiên cứu

Sự phát triển mạnh mẽ của công nghệ vi mạch tích hợp (IC) trong hơn 50 năm qua chủ yếu dựa trên quá trình thu nhỏ kích thước của transistor hiệu ứng trường kim loại - ô-xít - bán dẫn (MOSFET). Tuy nhiên, khi kích thước kênh dẫn thu hẹp xuống dưới mốc 50 nm và tiến dần về thang đo nanomet, MOSFET phải đối mặt với các rào cản vật lý nghiêm trọng. Cơ chế khuếch tán nhiệt truyền thống giới hạn độ dốc dưới ngưỡng (Subthreshold Swing - SS) của MOSFET ở mức tối thiểu 60 mV/decade tại nhiệt độ phòng (300 K). Điều này cản trở việc giảm điện áp nguồn cấp dưới 1.0 V nhằm tiết kiệm điện năng. Bên cạnh đó, việc giảm độ dày ô-xít tương đương (EOT) xuống khoảng 0.5 nm đến 1.0 nm làm bùng phát dòng rò xuyên hầm trực tiếp qua lớp cách điện cực cổng.

Transistor hiệu ứng trường xuyên hầm (TFET) ứng dụng cơ chế xuyên hầm qua vùng cấm (Band-to-Band Tunneling - BTBT) là giải pháp tiềm năng thay thế cho MOSFET với khả năng đạt độ dốc dưới ngưỡng nhỏ hơn 60 mV/decade, điển hình như các cấu trúc thực nghiệm ghi nhận SS đạt 52.8 mV/decade ở kênh dẫn Si dài 70 nm hoặc 44 mV/decade ở dị chất Si/SiGe. Mặc dù vậy, TFET thông thường gặp nhược điểm lớn là dòng mở ($I_{on}$) thấp do xác suất xuyên hầm hạn chế và tồn tại dòng rò lưỡng cực ($I_{amb}$) lớn ở chuyển tiếp máng - kênh.

Mục tiêu trọng tâm của nghiên cứu là đánh giá vai trò vật lý và thiết kế tối ưu hóa lớp điện môi cực cổng dị cấu trúc (Hetero-Gate-Dielectric - HGD) trên các cấu trúc TFET khác nhau: cấu trúc khối, cấu trúc lưỡng cổng (DG-TFET), cấu trúc xuyên hầm điểm và xuyên hầm đường dựa trên vật liệu bán dẫn nhóm III-V (InGaAs). Luận văn được hoàn thành vào năm 2020 tại Học viện Khoa học và Công nghệ thuộc Viện Hàn lâm Khoa học và Công nghệ Việt Nam. Kết quả nghiên cứu chứng minh cấu trúc HGD giúp nâng cao dòng mở lên gấp 3 lần, giảm độ dốc dưới ngưỡng từ 40% đến 70% và triệt tiêu dòng rò lưỡng cực tới 6 bậc độ lớn ($10^6$ lần) so với cấu trúc điện môi đồng chất.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng trên nền tảng cơ học lượng tử và vật lý bán dẫn trạng thái rắn, tập trung vào hiện tượng xuyên hầm Zener qua vùng cấm (BTBT) dưới sự điều khiển của điện trường cực cổng.

Hai mô hình lý thuyết cốt lõi được áp dụng gồm:

  1. Mô hình gần đúng bán cổ điển WKB (Wentzel-Kramers-Brillouin): Mô tả hàm sóng của hạt tải điện phân rã theo hàm số mũ khi đi qua rào thế năng $V(x)$. Mô hình cho phép xác định xác suất xuyên hầm qua mối liên hệ với độ rộng vùng cấm hiệu dụng $E_g^*$ và bề dày lớp ô-xít tương đương EOT.
  2. Mô hình hai vùng năng lượng của Kane (Kane's Two-Band Model): Thiết lập phương trình giải tích tính toán tốc độ xuyên hầm hạt dẫn $G_{btbt}$ cho cả chất bán dẫn có vùng cấm trực tiếp (như InGaAs với vùng cấm hẹp $E_g \approx 0.74\text{ eV}$) và bán dẫn có vùng cấm gián tiếp (như Si, Ge). Mô hình Kane xem xét trường điện thế phân cực phi định xứ, khối lượng hiệu dụng của electron ở dải dẫn ($m_c^$) và lỗ trống ở dải hóa trị ($m_v^$), cung cấp hệ số hiệu chỉnh chính xác hơn $\pi^2/9$ so với mô hình WKB đơn giản.

Các khái niệm then chốt bao gồm:

  • Độ dốc dưới ngưỡng (SS): Thước đo độ nhạy đóng/ngắt mạch, xác định bởi biến thiên điện áp cổng trên một decade biến thiên của dòng dẫn (mV/decade).
  • Giếng thế định xứ (Localized Potential Well): Vùng trũng thế năng hình thành tại mặt phân cách giữa vật liệu điện môi cao (High-k) và điện môi thấp (Low-k), thúc đẩy biến điệu dải năng lượng cực mạnh ở vùng kênh.
  • Sự thu hẹp rào xuyên hầm do điện thế máng (Drain-Induced Barrier Thinning - DIBT): Đại lượng đánh giá hiệu ứng kênh ngắn trên linh kiện TFET tương đương với DIBL trên MOSFET.

Phương pháp nghiên cứu

Nghiên cứu sử dụng phương pháp mô phỏng số hai chiều (2D TCAD) thông qua phần mềm MEDICI (phát triển bởi Synopsys) và Silvaco ATLAS. Bộ dữ liệu khảo sát bao gồm hơn 60 biến thể cấu trúc được quét lưới chi tiết với các thông số vật lý chuẩn hóa: bề dày vật lý lớp cách điện cổng $t_{ox} = 3\text{ nm}$ nhằm loại bỏ dòng rò xuyên hầm trực tiếp, chiều dài kênh $L_g$ khảo sát từ 100 nm xuống 20 nm, và tỷ số EOT giữa lớp điện môi thấp và điện môi cao dao động từ 1.0 đến 5.0.

Phương pháp chọn mẫu tham số được tiến hành theo quy trình quét ma trận đối xứng và phi đối xứng cho hai tọa độ chuyển tiếp dị cấu trúc: vị trí chuyển tiếp phía nguồn ($X_{sh}$) từ 0 đến 25 nm và vị trí chuyển tiếp phía máng ($X_{dh}$) từ 0 đến 105 nm. Lý do lựa chọn mô hình bán cổ điển Kane tích hợp trong phần mềm mô phỏng 2D thay vì mô hình lượng tử đầy đủ NEGF là để đảm bảo sự cân bằng giữa độ chính xác vật lý cao đối với các vùng chuyển tiếp pha tạp đột ngột ($10^{19}\text{ cm}^{-3}$ đến $10^{20}\text{ cm}^{-3}$) và thời gian xử lý dữ liệu khả thi trên quy mô khảo sát rộng. Toàn bộ chu kỳ nghiên cứu, mô phỏng và hiệu chuẩn tham số được thực hiện liên tục trong giai đoạn 2018 - 2020.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

  1. Nâng cao vượt bậc dòng mở ($I_{on}$) và cải thiện độ dốc dưới ngưỡng (SS): Cấu trúc HGD-TFET cấu trúc khối với chiều dài kênh $L_g = 100\text{ nm}$ ghi nhận dòng điện mở $I_{on}$ tăng gấp 3 lần so với TFET điện môi cao đồng chất (High-k UGD) và cao hơn 3 bậc độ lớn ($10^3$ lần) so với TFET sử dụng $SiO_2$ thuần túy. Độ dốc dưới ngưỡng của HGD-TFET giảm 40% so với linh kiện High-k đồng chất và giảm tới 70% so với linh kiện $SiO_2$ đồng chất.
  2. Triệt tiêu hoàn toàn dòng rò lưỡng cực ($I_{amb}$): Việc bố trí lớp điện môi thấp (Low-k) tại khu vực tiếp giáp máng - kênh giúp triệt tiêu điện trường tập trung ở cực máng, làm giảm dòng rò lưỡng cực tới 6 bậc độ lớn ($10^6$ lần) so với TFET điện môi cao đồng nhất.
  3. Hiệu năng xuất sắc trên cấu trúc lưỡng cổng (DG HJ-TFET): Mô phỏng cấu trúc HGD-DG TFET ghi nhận độ dốc dưới ngưỡng đạt mức $1.5\text{ mV/decade}$, đi kèm tỷ số dòng mở trên dòng tắt ($I_{on}/I_{off}$) đạt ngưỡng $10^{12}$, vượt trội hoàn toàn so với cấu trúc DG-TFET đồng chất vốn có $SS = 10\text{ mV/decade}$ và tỷ số $I_{on}/I_{off} = 10^6$.
  4. Quy luật định vị tọa độ chuyển tiếp tối ưu: Đối với cấu trúc HGD-DG TFET khi thu nhỏ kênh dẫn từ 100 nm xuống 20 nm, vị trí chuyển tiếp dị cấu trúc phía máng $X_{dh}$ tối ưu luôn thỏa mãn hệ thức giải tích $X_{dh} - L_g = 5\text{ nm}$. Tại điểm tối ưu này, chỉ số suy giảm rào thế DIBT giảm từ $120\text{ mV/V}$ xuống dưới $35\text{ mV/V}$.

Thảo luận kết quả

Cơ chế vật lý cốt lõi tạo nên sự cải thiện vượt bậc của HGD-TFET nằm ở sự biến điệu thế năng đột ngột tại ranh giới giữa hai vật liệu cách điện có hằng số điện môi khác nhau. Khi đặt lớp High-k ở phía nguồn, độ dày EOT cục bộ giảm mạnh, làm tăng liên kết điện dung giữa cực cổng và kênh dẫn. Giản đồ năng lượng trạng thái mở ($V_{gs} = 1.0\text{ V}$, $V_{ds} = 0.5\text{ V}$) cho thấy dải dẫn $E_c$ bị kéo tụt xuống dưới đỉnh dải hóa trị $E_v$ ở phía nguồn, tạo ra một cửa sổ xuyên hầm hẹp chỉ từ 2 nm đến 4 nm, qua đó gia tăng mật độ dòng hạt tải.

Ngược lại, ở trạng thái tắt hoặc phân cực ngược, lớp Low-k ở phía máng giữ cho rào thế năng tại mối nối kênh - máng đủ rộng, ngăn chặn electron từ dải hóa trị vùng kênh xuyên hầm sang dải dẫn cực máng. Trên các đồ thị đặc tính dòng - thế $I_d - V_{gs}$ và bảng phân bố điện trường hai chiều, đường cong của HGD-TFET thể hiện bước nhảy dòng dốc đứng ngay tại điện áp khởi động $V_{onset} \approx 0.1\text{ V}$, trong khi dòng rò duy trì ở mức cực tiểu $10^{-15}\text{ A/\mu m}$.

Khi so sánh với các nghiên cứu sử dụng biến đổi vật liệu thân Si/SiGe, kỹ thuật HGD đạt hiệu năng tương đương về dòng $I_{on}$ mà không làm phức tạp hóa mạng tinh thể bán dẫn nội vùng kênh, đồng thời hạn chế tối đa các khuyết tật tái hợp bề mặt.

Đề xuất và khuyến nghị

Dựa trên các phát hiện thực nghiệm mô phỏng, luận văn đề xuất 4 khuyến nghị kỹ thuật cụ thể cho các kỹ sư thiết kế và các phòng thí nghiệm chế tạo bán dẫn:

  1. Chuẩn hóa quy tắc thiết kế vị trí chuyển tiếp dị điện môi cổng: Các nhóm R&D thiết kế vi mạch cần thiết lập quy tắc thiết kế tự động (Design Rule) cố định vị trí $X_{dh}$ cách biên cực máng một khoảng chính xác $5\text{ nm}$ ($X_{dh} - L_g = 5\text{ nm}$) trên quy trình công nghệ dưới 50 nm. Giải pháp này giúp kiểm soát hệ số DIBT dưới mức $40\text{ mV/V}$ trong lộ trình triển khai 12 tháng.
  2. Tối ưu hóa tỷ số điện môi và công nghệ lắng đọng màng mỏng: Các kỹ sư công nghệ chế tạo màng mỏng nên áp dụng phương pháp lắng đọng đơn lớp nguyên tử (ALD) để chế tạo lớp kép $HfO_2$ (hằng số điện môi $k \approx 25$) và $SiO_2$ ($k \approx 3.9$) với bề dày vật lý đồng nhất $t_{ox} = 3\text{ nm}$. Tỷ số EOT tối ưu cần được duy trì trong khoảng 2.5 đến 3.5 để đạt mục tiêu tăng dòng mở $I_{on}$ trên 300%.
  3. Ứng dụng cấu trúc xuyên hầm đường trên các kiến trúc 3D: Khuyến nghị các viện nghiên cứu phát triển cấu trúc HGD cho TFET xuyên hầm đường (Line Tunneling TFET) thay vì chỉ dừng lại ở xuyên hầm điểm (Point Tunneling). Việc đưa lớp High-k bao phủ toàn bộ chiều dài chồng phủ nguồn - cổng giúp diện tích xuyên hầm mở rộng gấp 2 đến 3 lần, hướng tới mục tiêu nâng dòng $I_{on}$ lên mức $100\text{ }\mu\text{A}/\mu\text{m}$ trong chu kỳ nghiên cứu 2 năm.
  4. Kiểm soát mật độ bẫy điện tích giao diện: Các đơn vị gia công bán dẫn cần tăng cường bước ủ nhiệt trong môi trường Hydro ($H_2$) ở nhiệt độ $400^\circ\text{C}$ nhằm giảm mật độ trạng thái bẫy giao diện ($D_{it}$) xuống dưới mức $10^{11}\text{ eV}^{-1}\text{cm}^{-2}$ tại vị trí tiếp giáp dị chất điện môi, bảo toàn độ sâu của giếng thế định xứ trong thực tế chế tạo.

Đối tượng nên tham khảo luận văn

  1. Kỹ sư thiết kế vi mạch tích hợp công suất siêu thấp (Ultra-Low-Power IC Designers): Khai thác các bộ thông số đặc tính dòng - thế ($I_d - V_{gs}$) của DG-TFET để thiết kế các khối mạch số, bộ nhớ SRAM tiêu thụ công suất dưới 0.5 V dành cho thiết bị đeo y tế và nút cảm biến IoT.
  2. Nhà nghiên cứu và giảng viên chuyên ngành Vật lý Bán dẫn / Vật lý Kỹ thuật: Sử dụng làm tài liệu tham khảo chuyên sâu về việc áp dụng mô hình hai vùng Kane, phương pháp gần đúng WKB và cơ chế điều biến giếng thế định xứ trong linh kiện bán dẫn dị cấu trúc.
  3. Kỹ sư quy trình chế tạo bán dẫn (Process Integration Engineers): Tham khảo giải pháp tích hợp vật liệu High-k/Low-k trên lớp cách điện cực cổng $3\text{ nm}$ và các tham số kỹ thuật ăn mòn đẳng hướng màng mỏng ô-xít.
  4. Học viên cao học và nghiên cứu sinh ngành Khoa học Vật liệu và Vi điện tử: Sử dụng quy trình thiết lập lưới mô phỏng số 2D trên MEDICI/ATLAS trong luận văn làm tài liệu mẫu để phát triển các đề tài nghiên cứu về linh kiện bán dẫn thế hệ mới sau MOSFET.

Câu hỏi thường gặp

1. Tại sao TFET có thể vượt qua giới hạn độ dốc dưới ngưỡng 60 mV/decade của MOSFET?

MOSFET dựa trên cơ chế phát xạ nhiệt qua rào thế, dẫn đến đuôi phân bố hạt tải Fermi-Dirac bị giới hạn ở mức $k_B T \ln(10)/q \approx 60\text{ mV/decade}$ tại 300 K. Ngược lại, TFET sử dụng cơ chế xuyên hầm qua vùng cấm (BTBT), hoạt động như một bộ lọc năng lượng tự nhiên cắt bỏ phần đuôi hạt tải năng lượng cao, giúp đạt độ dốc dưới ngưỡng thực tế từ $1.5\text{ mV/decade}$ đến $44\text{ mV/decade}$.

2. Lớp điện môi cực cổng dị cấu trúc (HGD) triệt tiêu dòng rò lưỡng cực bằng cách nào?

Dòng rò lưỡng cực sinh ra do sự xuyên hầm không mong muốn tại tiếp giáp máng - kênh khi phân cực âm cực cổng. Bằng cách đặt vật liệu điện môi thấp (Low-k) tại phía máng ($X_{dh}$), điện trường cảm ứng tại đây bị suy giảm mạnh, làm rào thế năng mở rộng ra hơn 10 nm, ngăn chặn hạt tải xuyên hầm và hạ dòng rò xuống $10^6$ lần.

3. Vì sao bề dày vật lý của lớp cách điện cổng được cố định ở mức 3 nm?

Bề dày vật lý $t_{ox} = 3\text{ nm}$ là giá trị ranh giới tối ưu để ngăn chặn hiện tượng xuyên hầm trực tiếp của electron từ cực cổng kim loại vào kênh dẫn (gây dòng rò cực cổng $I_g$), đồng thời khi kết hợp vật liệu High-k vẫn đảm bảo độ dày ô-xít tương đương EOT đạt mức dưới $1.0\text{ nm}$ để duy trì khả năng điều khiển kênh.

4. Mô hình hai vùng năng lượng của Kane có điểm gì ưu việt hơn mô hình bán cổ điển WKB?

Mô hình WKB truyền thống chỉ áp dụng chính xác cho quá trình xuyên hầm trực tiếp trong điện trường đều và khó áp dụng cho bán dẫn vùng cấm gián tiếp. Mô hình Kane tích hợp đầy đủ tán xạ phonon, giải quyết chính xác bài toán xuyên hầm trong điện trường không đều phi định xứ trên các vật liệu nhóm III-V như InGaAs với độ lệch tính toán thấp hơn 15%.

5. Cấu trúc HGD-DG TFET đạt được tỷ số $I_{on}/I_{off}$ là bao nhiêu?

Theo kết quả mô phỏng số 2D, cấu trúc HGD-DG TFET đạt tỷ số dòng mở trên dòng tắt $I_{on}/I_{off} = 10^{12}$ với độ dốc dưới ngưỡng cực thấp $1.5\text{ mV/decade}$, trong khi cấu trúc DG-TFET đồng chất chỉ đạt tỷ số $10^6$ và $SS = 10\text{ mV/decade}$ dưới cùng điều kiện phân cực.

Kết luận

  • Luận văn đã giải quyết toàn diện bài toán giới hạn vật lý 60 mV/decade của MOSFET bằng việc đề xuất và tối ưu hóa cấu trúc điện môi cổng dị cấu trúc (HGD) trên linh kiện TFET.
  • Thiết kế HGD tạo ra giếng thế định xứ giúp tăng dòng mở $I_{on}$ lên gấp 3 lần, giảm độ dốc dưới ngưỡng SS tới 70% và triệt tiêu dòng rò lưỡng cực $10^6$ lần.
  • Đã phát hiện và thiết lập quy tắc thiết kế giải tích cố định vị trí chuyển tiếp phía máng tối ưu thỏa mãn $X_{dh} - L_g = 5\text{ nm}$, giúp giảm thiểu chỉ số DIBT xuống dưới $35\text{ mV/V}$.
  • Mô hình hóa thành công cơ chế xuyên hầm trên phần mềm MEDICI thông qua lý thuyết Kane hai vùng năng lượng trên hệ vật liệu InGaAs với lớp cách điện $3\text{ nm}$.
  • Hướng phát triển tiếp theo trong lộ trình 12 - 24 tháng tới là chế tạo thử nghiệm màng mỏng HGD-TFET bằng công nghệ ALD trên phiến đế Silicon-on-Insulator (SOI) và mở rộng sang các kiến trúc dây nano (Gate-All-Around Nanowire).

Hãy kết nối và ứng dụng ngay các thông số thiết kế tối ưu từ công trình nghiên cứu này vào các dự án vi mạch bán dẫn công suất thấp của bạn!