Khóa Luận Tốt Nghiệp: Thiết Kế Và Hiện Thực Mạng Nơ-Ron Tích Chập Trên FPGA Với Kiến Trúc Xception

• Tác giả: Bùi Nguyễn Tuấn Kiệt
• Người hướng dẫn: TS. Nguyễn Minh Sơn
• Trường học: Đại học Quốc gia Thành phố Hồ Chí Minh
• Chuyên ngành: Kỹ thuật máy tính
• Đề tài: Thiết Kế Và Hiện Thực Mạng Nơ-Ron Tích Chập Trên FPGA Sử Dụng Kiến Trúc Xception
• Loại tài liệu: khóa luận tốt nghiệp
• Năm xuất bản: 2022
• Địa điểm: Thành phố Hồ Chí Minh

Mục lục chi tiết

• LỜI CẢM ƠN
• 1. CHƯƠNG 1: LỜI MỞ ĐẦU
• 1.1. Lý do chọn đề tài
• 1.2. Mục tiêu nghiên cứu đề tài
• 1.3. Phạm vi nghiên cứu
• 2. CHƯƠNG 2: TỔNG QUAN ĐỀ TÀI
• 2.1. Giới thiệu chung về mạng CNN
• 2.2. Xác nhận mặt người có hoặc không có mang khẩu trang
• 2.3. Xác nhận khuôn mặt không đeo khẩu trang
• 2.4. Xác nhận khuôn mặt không đeo khẩu trang hoặc khác
• 2.5. Dấu chấm động độ chính xác đơn (Single precision Floating Point)
• 2.5.1. Định nghĩa Dấu chấm động
• 2.5.2. Dấu chấm động chuẩn IEEE-754
• 2.5.3. Cấu trúc biểu diễn trong máy tính
• 2.5.4. Ưu điểm
• 2.5.5. Nhược điểm
• 3. CHƯƠNG 3: LÝ THUYẾT VỀ KIẾN TRÚC XCEPTION
• 3.1. Tổng quan kiến trúc mạng Xception
• 4. CHƯƠNG 4: CHI TIẾT VỀ THIẾT KẾ CÁC MODULE XCEPTION
• 4.1. Thiết kế khối Convolution 3x3 stride 2 padding 0
• 4.2. Kernel 3x3 stride 2 padding 0
• 4.3. Thiết kế khối Convolution 3x3 stride 1 padding 0
• 4.4. Kernel 3x3 stride 1 padding 0
• 4.5. Thiết kế khối Convolution 3x3 stride 1 padding 1 - Depthwise
• 4.6. Kernel 3x3 stride 1 padding 1
• 4.7. Thiết kế khối Convolution 1x1 stride 1 padding 1 - Pointwise
• 4.8. Kernel 1x1 stride 1 padding 1 - Pointwise
• 4.9. Thiết kế khối Convolution 1x1 stride 2 padding 0
• 4.10. Kernel 1x1 stride 2 padding 0
• 4.11. Thiết kế khối Convolution tổng quát
• 4.12. Thiết kế khối ReLU
• 4.13. Thiết kế khối Max Pooling 3x3
• 4.14. Kernel 3x3 stride 2 padding 1
• 4.15. Khối tính giá trị max
• 4.16. Thiết kế khối Global Average Pooling
• 4.17. Thiết kế khối Dense
• 4.18. Thiết kế khối Sigmoid
• 4.19. Thiết kế khối Batch Normalization
• 5. CHƯƠNG 5: LẤY GIÁ TRỊ TRỌNG SỐ
• 5.1. Tổng quan về nhận diện khuôn mặt đeo khẩu trang
• 5.2. Giá trị trọng số Convolution
• 5.3. Giá trị trọng số Separable Convolution
• 5.4. Giá trị trọng số Batch Normalization
• 6. CHƯƠNG 6: HIỆN THỰC THIẾT KẾ
• 6.1. Hiện thực thiết kế mạng CNN sử dụng kiến trúc Xception
• 6.2. Mô phỏng thiết kế khối Convolution 3x3 stride 2 padding 0
• 6.3. Mô phỏng thiết kế khối Separable Convolution
• 6.4. Mô phỏng thiết kế khối Max Pooling
• 6.5. Mô phỏng thiết kế khối Dense
• 6.6. Mô phỏng thiết kế khối Datapath
• 6.7. Mô phỏng thiết kế khối Sigmoid
• 7. CHƯƠNG 7: TỔNG HỢP TÀI NGUYÊN
• 7.1. Kết quả đạt được
• 7.2. Hướng phát triển
• 7.3. Giải pháp đề xuất cho hướng phát triển
• TÀI LIỆU THAM KHẢO
• DANH MỤC HÌNH VẼ
• DANH MỤC BẢNG
• DANH MỤC TỪ VIẾT TẮT
• TÓM TẮT KHÓA LUẬN

Tóm tắt

I. Thiết kế mạng nơ ron tích chập

Phần này tập trung vào thiết kế mạng nơ-ron tích chập (CNN) sử dụng kiến trúc Xception. Mục tiêu chính là tạo ra một mô hình hiệu quả để nhận diện khuôn mặt có hoặc không đeo khẩu trang. Kiến trúc Xception được chọn vì khả năng xử lý hình ảnh phức tạp và hiệu suất cao. Quá trình thiết kế bao gồm việc phân tích các lớp tích chập, lớp tổng hợp, và lớp kết nối đầy đủ. Các hàm kích hoạt như ReLU và Sigmoid cũng được tích hợp để tăng độ chính xác của mô hình.

1.1. Kiến trúc Xception

Kiến trúc Xception là một phiên bản nâng cao của CNN, tập trung vào việc tách biệt các phép tích chập để giảm độ phức tạp tính toán. Kiến trúc này bao gồm ba phần chính: Entry Flow, Middle Flow, và Exit Flow. Mỗi phần được thiết kế để xử lý các đặc trưng khác nhau của hình ảnh, từ đó tối ưu hóa hiệu suất và độ chính xác.

1.2. Tối ưu hóa FPGA

Việc tối ưu hóa FPGA được thực hiện để đảm bảo mô hình có thể chạy hiệu quả trên phần cứng. Các kỹ thuật như giảm số lượng tham số và tối ưu hóa bộ nhớ được áp dụng để phù hợp với tài nguyên của board Virtex-7 VC707.

II. Hiện thực mạng nơ ron tích chập trên FPGA

Phần này mô tả quá trình hiện thực mạng nơ-ron tích chập trên FPGA sử dụng ngôn ngữ Verilog. Các trọng số được huấn luyện trước trên phần mềm như Keras và TensorFlow, sau đó được trích xuất và tích hợp vào thiết kế phần cứng. Quá trình hiện thực bao gồm việc mô phỏng và kiểm tra từng module nhỏ đến khi hoàn thiện toàn bộ hệ thống.

2.1. Mô phỏng thiết kế

Các module như Convolution, Separable Convolution, và Max Pooling được mô phỏng chi tiết để đảm bảo tính chính xác. Kết quả mô phỏng được so sánh với kết quả từ Python để đánh giá hiệu suất và độ tin cậy.

2.2. Tổng hợp IP Xception

Sau khi mô phỏng thành công, các module được tổng hợp thành một IP Xception hoàn chỉnh. IP này được tối ưu hóa để sử dụng trên FPGA, đảm bảo hiệu suất cao và tiết kiệm tài nguyên phần cứng.

III. Ứng dụng và đánh giá

Phần này đánh giá hiệu suất và ứng dụng thực tế của mô hình. Mô hình được sử dụng để nhận diện khuôn mặt có hoặc không đeo khẩu trang, với độ chính xác cao. Kết quả được so sánh giữa Verilog và Python để đảm bảo tính nhất quán.

3.1. Đánh giá hiệu suất

Mô hình được đánh giá dựa trên các tiêu chí như độ chính xác, tốc độ xử lý, và tài nguyên sử dụng. Kết quả cho thấy mô hình đạt hiệu suất cao trên FPGA, với độ chính xác tương đương với kết quả từ Python.

3.2. Ứng dụng thực tế

Mô hình có thể được ứng dụng trong các hệ thống giám sát an ninh, giúp tự động hóa việc nhận diện người đeo khẩu trang. Điều này đặc biệt hữu ích trong bối cảnh dịch bệnh, giúp hạn chế sự lây lan của các bệnh truyền nhiễm.