Thiết Kế Bộ Thu RFID Dùng Công Nghệ CMOS 0.18µm

Luận văn thạc sĩ kỹ thuật nghiên cứu kỹ thuật điện tử thiết kế phần cao tần bộ thu của đầu đọc rfid dùng công nghệ cmos 0 18 μm, khảo sát thực trạng, phân tích nguyên nhân, đề

• Tác giả: Trần Kim Vũ
• Người hướng dẫn: TS. Huỳnh Phú Minh Cường
• Trường học: Đại học Bách Khoa - Đại học Quốc gia TP. HCM
• Chuyên ngành: Kỹ Thuật Điện Tử
• Đề tài: Thiết Kế Bộ Thu RFID Dùng Công Nghệ CMOS 0.18µm
• Loại tài liệu: luận văn thạc sĩ
• Năm xuất bản: 2014
• Địa điểm: TP. Hồ Chí Minh

Mục lục chi tiết

• 1. CHƯƠNG 1: GIỚI THIỆU TỔNG QUAN ĐỀ TÀI
• 1.1. Ý nghĩa và tính cấp thiết của đề tài
• 1.2. Mục đích, phạm vi và phương pháp nghiên cứu
• 1.3. Đóng góp của đề tài
• 1.4. Cấu trúc luận văn
• 2. CHƯƠNG 2: TỔNG QUAN VỀ RFID VÀ CMOS RFIC
• 2.1. Hệ thống RFID và thuật ngữ
• 2.2. Phân loại RFID
• 2.3. Thẻ thụ động UHF RFID (Passive UHF RFID tag)
• 2.4. Giao thức cho RFID
• 2.4.1. Giao thức từ đầu đọc đến thẻ
• 2.4.2. Giao thức từ thẻ đến đầu đọc
• 2.5. Những thuận lợi và ứng dụng của RFID
• 2.6. Thiết kế CMOS RFIC
• 2.6.1. Thách thức của thiết kế RFIC
• 2.6.2. Quy trình thiết kế RFIC
• 3. CHƯƠNG 3: TỔNG QUAN VỀ BỘ THU CAO TẦN
• 3.1. Hệ số nhiễu (NF)
• 3.2. Độ nhạy bộ thu (Sensitivity)
• 3.3. Chọn lọc kênh lân cận (Adjacent Channel Selectivity)
• 3.4. Cấu trúc các bộ thu
• 3.4.1. Bộ thu đối tần một lần (Heterodyne)
• 3.4.2. Bộ thu đối tần hai lần (Superheterodyne)
• 3.4.3. Bộ thu Low IF
• 3.4.4. Bộ thu đối tần trực tiếp
• 3.5. Tính toán thông số cho bộ thu
• 4. CHƯƠNG 4: KHỐI KHUẾCH ĐẠI NHIỄU THẤP
• 4.1. Thông số của khối khuếch đại nhiễu thấp
• 4.2. Các cấu trúc khối khuếch đại nhiễu thấp
• 4.2.1. Mạch khuếch đại đơn cực
• 4.2.2. Mạch khuếch đại vi sai
• 4.3. Thiết kế và mô phỏng
• 4.3.1. Tính toán, phân tích và thiết kế
• 4.3.2. Kết quả mô phỏng
• 5. CHƯƠNG 5: KHỐI ĐỔI TẦN
• 5.1. Thông số của khối đổi tần
• 5.1.1. Độ lợi chuyển đổi
• 5.1.2. Hệ số nhiễu
• 5.1.3. Hệ số cách ly
• 5.2. Các cấu trúc khối đổi tần
• 5.2.1. Khối đổi tần cân bằng đơn
• 5.2.2. Khối đổi tần cân bằng kép
• 5.3. Thiết kế và mô phỏng
• 5.3.1. Tính toán, phân tích và thiết kế
• 5.3.2. Kết quả mô phỏng
• 6. CHƯƠNG 6: PHẦN CAO TẦN BỘ THU CỦA ĐẦU ĐỌC RFID
• 6.1. Ghép khối nhiễu thấp và trộn tần
• 6.2. Kết quả mô phỏng
• 7. CHƯƠNG 7: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI
• 7.1. Tóm tắt và kết luận
• 7.2. Hướng phát triển của đề tài
• TÀI LIỆU THAM KHẢO
• LÝ LỊCH TRÍCH NGANG

Tóm tắt

I. Tổng Quan Thiết Kế Bộ Thu RFID Công Nghệ CMOS 0

Nhận dạng vô tuyến RFID (Radio Frequency Identification) đang dần trở thành công nghệ chủ đạo, giúp tăng tốc độ xử lý hàng hóa và vật liệu. Nhiều quốc gia tiên tiến đã ứng dụng công nghệ này trên quy mô lớn. Tuy nhiên, tại Việt Nam, RFID chưa được nghiên cứu kỹ lưỡng và thiếu các tiêu chuẩn cụ thể. Việc nắm bắt công nghệ RFID là cần thiết để hội nhập quốc tế và phát triển kinh tế. Nó góp phần tăng tốc độ kiểm soát hàng hóa, thúc đẩy sự phát triển.

Ngày nay, thiết bị không dây phổ biến, thúc đẩy ngành thiết kế vi mạch phát triển. Phần xử lý tín hiệu cao tần (RF front-end) là yếu tố quan trọng. Công nghệ RFIC (Radio Frequency Integrated Circuit) được quan tâm nhờ kích thước nhỏ, chi phí thấp và hiệu năng cao. RFIC tích hợp các mạch RF phức tạp lên một chip, đảm bảo hoạt động tốt và hiệu năng cao. Các mạch RFIC được sử dụng trong WLAN, UWB, điện thoại di động, RFIDs, ZigBee, Bluetooth. Chúng được sản xuất dựa trên công nghệ CMOS, GaAs và SiGe với những ưu và nhược điểm riêng. Nhiều công ty trên thế giới đã thành công trong lĩnh vực này, nhưng Việt Nam chưa có công ty sản xuất chip do yêu cầu về quy mô và tài chính lớn.

1.1. Tầm Quan Trọng của RFID Trong Bối Cảnh Việt Nam

Việc ứng dụng RFID tại Việt Nam còn nhiều hạn chế so với các nước phát triển. Việc thiếu các nghiên cứu khoa học cụ thể và các chuẩn riêng cho công nghệ này là một thách thức lớn. Tuy nhiên, trong bối cảnh hội nhập quốc tế và sự phát triển của nền kinh tế số, việc đầu tư vào RFID là vô cùng quan trọng. RFID có thể giúp cải thiện hiệu quả quản lý chuỗi cung ứng, giảm chi phí và tăng tính cạnh tranh cho doanh nghiệp Việt Nam. Việc nghiên cứu và phát triển các giải pháp RFID phù hợp với điều kiện của Việt Nam là cần thiết để thúc đẩy ứng dụng rộng rãi.

1.2. Ưu Điểm và Thách Thức của Công Nghệ CMOS 0.18µm

Công nghệ CMOS 0.18µm có nhiều ưu điểm như khả năng tích hợp cao, chi phí sản xuất thấp và hiệu năng tốt. Tuy nhiên, công nghệ này cũng có những hạn chế nhất định, đặc biệt là trong thiết kế các mạch RF. Việc thiết kế các mạch khuếch đại và trộn tần với độ lợi cao, độ ồn thấp và độ tuyến tính tốt là một thách thức lớn. Ngoài ra, việc giảm thiểu ảnh hưởng của các hiệu ứng ký sinh và nhiễu xuyên kênh cũng là một vấn đề quan trọng cần được giải quyết. Do đó, việc nắm vững các kỹ thuật thiết kế và mô phỏng tiên tiến là rất quan trọng để đạt được hiệu năng mong muốn.

II. Phân Tích Vấn Đề Thiết Kế RF Front End Cho Đầu Đọc RFID

Thiết kế RF front-end cho đầu đọc RFID đòi hỏi sự cân bằng giữa hiệu năng, kích thước và chi phí. Các yêu cầu chính bao gồm độ nhạy cao, độ ồn thấp, độ tuyến tính tốt và khả năng chống nhiễu. Đồng thời, kích thước nhỏ gọn và chi phí thấp là những yếu tố quan trọng để đảm bảo tính cạnh tranh của sản phẩm. Thiết kế RF front-end phải đáp ứng các tiêu chuẩn quốc tế về RFID và phải tương thích với các loại thẻ RFID khác nhau. Việc tối ưu hóa các tham số thiết kế như độ lợi, hệ số nhiễu và điểm chặn bậc ba là rất quan trọng để đạt được hiệu năng mong muốn.

Theo tài liệu gốc, mục tiêu chính của nghiên cứu là "thiết kế phần cao tần bộ thu đầu đọc RFID với việc tập trung làm tăng độ lợi, giảm hệ số nhiễu và tăng độ tuyến tính của mạch". Điều này cho thấy tầm quan trọng của việc tối ưu hóa các thông số này để đạt được hiệu năng cao nhất.

2.1. Yêu Cầu Về Hiệu Năng Cho RF Front End RFID

RF front-end cần có độ nhạy cao để thu được tín hiệu yếu từ thẻ RFID. Độ ồn thấp giúp tăng tỷ lệ tín hiệu trên nhiễu (SNR), cải thiện khả năng giải mã tín hiệu. Độ tuyến tính tốt giảm méo tín hiệu, đảm bảo thông tin được truyền tải chính xác. Khả năng chống nhiễu giúp hệ thống hoạt động ổn định trong môi trường có nhiều nguồn gây nhiễu. Do đó, việc đáp ứng các yêu cầu về hiệu năng là rất quan trọng để đảm bảo hoạt động ổn định và hiệu quả của hệ thống RFID.

2.2. Bài Toán Tối Ưu Giữa Hiệu Năng Kích Thước và Chi Phí

Thiết kế RF front-end thường phải đối mặt với bài toán tối ưu giữa các yếu tố hiệu năng, kích thước và chi phí. Việc cải thiện hiệu năng thường đòi hỏi sử dụng các linh kiện và kỹ thuật phức tạp, dẫn đến tăng kích thước và chi phí. Ngược lại, việc giảm kích thước và chi phí có thể ảnh hưởng đến hiệu năng. Do đó, việc tìm ra giải pháp tối ưu, cân bằng giữa các yếu tố này là một thách thức lớn. Các nhà thiết kế cần phải có kiến thức sâu rộng về các kỹ thuật thiết kế mạch RF và các công nghệ sản xuất để đạt được mục tiêu.

III. Phương Pháp Thiết Kế Khối Khuếch Đại Nhiễu Thấp LNA CMOS

Khối khuếch đại nhiễu thấp (LNA) là một thành phần quan trọng trong RF front-end. LNA có nhiệm vụ khuếch đại tín hiệu yếu từ antenna mà không làm tăng đáng kể nhiễu. Thiết kế LNA sử dụng công nghệ CMOS 0.18µm đòi hỏi sự cân nhắc kỹ lưỡng để đạt được độ lợi cao, hệ số nhiễu thấp và độ tuyến tính tốt. Các kỹ thuật như source inductive degeneration và cascode topology thường được sử dụng để cải thiện hiệu năng của LNA.

Luận văn này tập trung vào việc tối ưu hóa cấu trúc LNA hai tầng. Tầng đầu tiên khuếch đại tín hiệu đơn cực từ antenna. Tầng thứ hai chuyển đổi tín hiệu đơn cực thành tín hiệu vi sai để đưa vào khối trộn tần.

3.1. Kỹ Thuật Source Inductive Degeneration trong LNA

Kỹ thuật source inductive degeneration được sử dụng rộng rãi trong thiết kế LNA để cải thiện trở kháng đầu vào và giảm hệ số nhiễu. Bằng cách thêm một điện cảm vào cực nguồn của transistor, kỹ thuật này giúp tăng độ ổn định của mạch và giảm ảnh hưởng của các hiệu ứng Miller. Đồng thời, kỹ thuật này cũng giúp tăng độ lợi và độ tuyến tính của LNA. Tuy nhiên, việc lựa chọn giá trị điện cảm phù hợp là rất quan trọng để đạt được hiệu năng mong muốn. Giá trị điện cảm quá lớn có thể làm giảm độ lợi và tăng hệ số nhiễu.

3.2. Lựa Chọn Cấu Trúc Mạch Khuếch Đại Hai Tầng

Cấu trúc LNA hai tầng được sử dụng để đạt được độ lợi cao và hệ số nhiễu thấp. Tầng đầu tiên được thiết kế để khuếch đại tín hiệu yếu từ antenna với độ ồn thấp nhất có thể. Tầng thứ hai được thiết kế để tăng độ lợi và chuyển đổi tín hiệu thành tín hiệu vi sai. Việc lựa chọn các transistor và các linh kiện thụ động phù hợp là rất quan trọng để đạt được hiệu năng mong muốn. Đồng thời, việc tối ưu hóa các tham số thiết kế như dòng điện bias và kích thước transistor cũng là rất quan trọng.

IV. Thiết Kế Khối Trộn Tần Mixer CMOS Nâng Cao Độ Tuyến Tính

Khối trộn tần (Mixer) là một thành phần quan trọng khác trong RF front-end. Mixer có nhiệm vụ chuyển đổi tín hiệu RF xuống tần số trung gian (IF) để xử lý tiếp. Thiết kế Mixer sử dụng công nghệ CMOS 0.18µm đòi hỏi sự cân nhắc kỹ lưỡng để đạt được độ lợi chuyển đổi cao, hệ số nhiễu thấp, độ tuyến tính tốt và độ cách ly cao. Cấu trúc double-balanced mixer thường được sử dụng để giảm rò rỉ tín hiệu LO và cải thiện độ tuyến tính.

Luận văn này sử dụng cấu trúc double-balanced mixer với hai tín hiệu ngõ ra I và Q để tạo thành một khối trộn tần duy nhất.

4.1. Vai Trò của Double Balanced Mixer Trong Thiết Kế

Cấu trúc double-balanced mixer được sử dụng rộng rãi trong thiết kế Mixer để giảm rò rỉ tín hiệu LO và cải thiện độ tuyến tính. Cấu trúc này giúp triệt tiêu các thành phần hài bậc chẵn của tín hiệu LO và giảm ảnh hưởng của nhiễu. Đồng thời, cấu trúc này cũng giúp tăng độ cách ly giữa các cổng RF, LO và IF. Tuy nhiên, việc thiết kế double-balanced mixer đòi hỏi sự cân nhắc kỹ lưỡng để đảm bảo hoạt động ổn định và hiệu quả.

4.2. Tối Ưu Hóa Độ Cách Ly và Giảm Rò Rỉ Tín Hiệu LO

Độ cách ly cao và giảm rò rỉ tín hiệu LO là những yêu cầu quan trọng trong thiết kế Mixer. Rò rỉ tín hiệu LO có thể gây ra các vấn đề như méo tín hiệu và giảm độ nhạy. Để cải thiện độ cách ly và giảm rò rỉ tín hiệu LO, các kỹ thuật như sử dụng các transistor đối xứng và thêm các mạch triệt tiêu nhiễu có thể được sử dụng. Đồng thời, việc bố trí các linh kiện một cách hợp lý và sử dụng các lớp che chắn cũng giúp giảm ảnh hưởng của nhiễu.

V. Kết Hợp LNA và Mixer Thiết Kế RF Front End Hoàn Chỉnh

Sau khi thiết kế và mô phỏng riêng biệt LNA và Mixer, bước tiếp theo là kết hợp hai khối này lại để tạo thành RF front-end hoàn chỉnh. Quá trình kết hợp đòi hỏi sự cân nhắc kỹ lưỡng để đảm bảo sự tương thích giữa hai khối và đạt được hiệu năng tổng thể tốt nhất. Các thông số như trở kháng, độ lợi và hệ số nhiễu cần được điều chỉnh để tối ưu hóa hiệu năng của toàn bộ RF front-end.

Việc mô phỏng toàn bộ RF front-end là rất quan trọng để kiểm tra hiệu năng và đảm bảo đáp ứng các yêu cầu thiết kế.

5.1. Đảm Bảo Tương Thích Trở Kháng Giữa LNA và Mixer

Sự tương thích trở kháng giữa LNA và Mixer là rất quan trọng để đảm bảo truyền công suất tối đa và giảm phản xạ tín hiệu. Nếu trở kháng của LNA và Mixer không khớp, một phần tín hiệu sẽ bị phản xạ trở lại, làm giảm độ lợi và tăng hệ số nhiễu. Để đảm bảo tương thích trở kháng, các kỹ thuật như sử dụng mạch khớp trở kháng hoặc điều chỉnh các thông số thiết kế của LNA và Mixer có thể được sử dụng.

5.2. Mô Phỏng và Kiểm Tra Hiệu Năng Toàn Bộ RF Front End

Mô phỏng toàn bộ RF front-end là rất quan trọng để kiểm tra hiệu năng và đảm bảo đáp ứng các yêu cầu thiết kế. Quá trình mô phỏng giúp phát hiện các vấn đề tiềm ẩn và tối ưu hóa các tham số thiết kế. Các thông số cần được kiểm tra bao gồm độ lợi, hệ số nhiễu, độ tuyến tính, độ cách ly và công suất tiêu thụ. Kết quả mô phỏng cần được so sánh với các yêu cầu thiết kế để đảm bảo RF front-end hoạt động ổn định và hiệu quả.

VI. Kết Luận và Hướng Phát Triển Thiết Kế Bộ Thu RFID Tương Lai

Luận văn này đã trình bày quy trình thiết kế RF front-end cho đầu đọc RFID sử dụng công nghệ CMOS 0.18µm. Các khối LNA và Mixer đã được thiết kế và mô phỏng riêng biệt, sau đó kết hợp lại để tạo thành RF front-end hoàn chỉnh. Kết quả mô phỏng cho thấy RF front-end đáp ứng các yêu cầu thiết kế và có thể được sử dụng trong các ứng dụng RFID.

Hướng phát triển của đề tài bao gồm việc tích hợp thêm các khối khác vào RF front-end, chẳng hạn như bộ lọc và bộ dao động, để tạo thành một bộ thu RFID hoàn chỉnh. Ngoài ra, việc nghiên cứu và áp dụng các công nghệ mới như FinFET và FD-SOI cũng có thể cải thiện hiệu năng và giảm công suất tiêu thụ của RF front-end.

6.1. Tổng Kết Các Kết Quả Đạt Được Trong Nghiên Cứu

Nghiên cứu đã thành công trong việc thiết kế và mô phỏng RF front-end cho đầu đọc RFID sử dụng công nghệ CMOS 0.18µm. Các thông số như độ lợi, hệ số nhiễu và độ tuyến tính đã được tối ưu hóa để đạt được hiệu năng cao nhất. Cấu trúc double-balanced mixer đã được sử dụng để giảm rò rỉ tín hiệu LO và cải thiện độ tuyến tính. Kết quả mô phỏng cho thấy RF front-end đáp ứng các yêu cầu thiết kế và có thể được sử dụng trong các ứng dụng RFID.

6.2. Đề Xuất Hướng Nghiên Cứu và Phát Triển Tiếp Theo

Hướng nghiên cứu và phát triển tiếp theo có thể tập trung vào việc tích hợp thêm các khối khác vào RF front-end, chẳng hạn như bộ lọc và bộ dao động, để tạo thành một bộ thu RFID hoàn chỉnh. Ngoài ra, việc nghiên cứu và áp dụng các công nghệ mới như FinFET và FD-SOI cũng có thể cải thiện hiệu năng và giảm công suất tiêu thụ của RF front-end. Đồng thời, việc phát triển các kỹ thuật thiết kế mạch RF tiên tiến cũng là một hướng đi quan trọng để nâng cao hiệu năng và giảm chi phí sản xuất.

Nội dung chính

Tổng quan nghiên cứu

Trong bối cảnh công nghệ không dây phát triển nhanh chóng, việc nâng cao hiệu suất của các thiết bị thu phát sóng vô tuyến trở thành yêu cầu cấp thiết. Đặc biệt, công nghệ nhận dạng tần số vô tuyến (RFID) ngày càng được ứng dụng rộng rãi trong quản lý hàng hóa, logistics và nhiều lĩnh vực khác. Theo ước tính, tần số UHF (Ultra High Frequency) từ 860 MHz đến 960 MHz là băng tần phổ biến nhất cho các hệ thống RFID thụ động, với khả năng đọc xa và tốc độ truyền dữ liệu cao. Tuy nhiên, tại Việt Nam, việc nghiên cứu và phát triển các thiết bị đầu đọc RFID còn hạn chế, chưa có chuẩn cụ thể và quy mô ứng dụng còn nhỏ lẻ.

Luận văn này tập trung thiết kế phần cao tần bộ thu của đầu đọc RFID UHF sử dụng công nghệ CMOS 0.18 µm nhằm mục tiêu tăng độ lợi, giảm hệ số nhiễu và nâng cao độ tuyến tính của khối khuếch đại nhiễu thấp (LNA) và khối đổi tần (Mixer). Phạm vi nghiên cứu bao gồm thiết kế, mô phỏng và layout các khối mạch trên nền công nghệ CMOS tiêu chuẩn, với thời gian thực hiện từ tháng 2 đến tháng 6 năm 2014 tại Trường Đại học Bách Khoa, Đại học Quốc gia TP. Hồ Chí Minh. Kết quả nghiên cứu có ý nghĩa quan trọng trong việc phát triển các thiết bị đầu đọc RFID tích hợp cao, chi phí thấp, góp phần thúc đẩy công nghiệp vi mạch trong nước và nâng cao hiệu quả quản lý tự động trong các ngành công nghiệp.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Luận văn dựa trên các lý thuyết và mô hình sau:

• Lý thuyết về hệ thống RFID: Bao gồm cấu trúc hệ thống RFID, các loại thẻ (thụ động, bán thụ động, tích cực), nguyên lý hoạt động của thẻ thụ động UHF RFID, và các giao thức truyền thông theo chuẩn EPC Class-1 Generation-2 (ISO 18000-6C). Các khái niệm chính như điều chế ASK, PSK, mã hóa PIE, và các kỹ thuật backscattering được phân tích chi tiết.

• Lý thuyết về thiết kế RFIC CMOS: Tập trung vào các thách thức trong thiết kế mạch tần số cao trên công nghệ CMOS, bao gồm các yếu tố ảnh hưởng đến hệ số nhiễu (Noise Figure - NF), độ tuyến tính (Linearity), độ nhạy bộ thu (Sensitivity), và chọn lọc kênh lân cận (Adjacent Channel Selectivity). Mô hình các cấu trúc bộ thu như heterodyne, superheterodyne, low IF và zero IF được trình bày để lựa chọn cấu trúc phù hợp.

• Khái niệm chính: Hệ số nhiễu (NF), điểm nén 1 dB (P1dB), điểm giao cắt bậc ba (IP3), độ nhạy bộ thu, và các thông số kỹ thuật của khối LNA và Mixer.

Phương pháp nghiên cứu

Nguồn dữ liệu chính là các tài liệu chuyên ngành, chuẩn kỹ thuật RFID, và các phần mềm thiết kế mạch tích hợp CMOS. Phương pháp nghiên cứu bao gồm:

• Thiết kế sơ đồ mạch nguyên lý (schematic): Sử dụng phần mềm Cadence để thiết kế các khối LNA và Mixer.

• Mô phỏng và phân tích: Dùng phần mềm ADS (Advanced Design System) và IE3D để mô phỏng các thông số như độ lợi, hệ số nhiễu, độ tuyến tính, và kiểm tra tương thích trở kháng.

• Thiết kế layout: Thực hiện trên Cadence, đảm bảo các tiêu chuẩn về kích thước, kết nối và giảm thiểu ảnh hưởng điện từ.

• Timeline nghiên cứu: Bắt đầu từ tháng 2/2014 với việc tìm hiểu lý thuyết và thiết kế sơ bộ, hoàn thành mô phỏng và layout vào tháng 6/2014.

Cỡ mẫu nghiên cứu là các mô hình mạch điện tử được mô phỏng trên nền công nghệ CMOS 0.18 µm, lựa chọn phương pháp phân tích dựa trên mô phỏng điện tử và kiểm tra các thông số kỹ thuật theo chuẩn RFID.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

1. Thiết kế khối khuếch đại nhiễu thấp (LNA): LNA được thiết kế gồm hai tầng. Tầng đầu tiên sử dụng cấu trúc nguồn cảm kháng (source inductive degeneration) giúp dễ dàng ghép trở kháng 50 Ohm và giảm hệ số nhiễu xuống mức thấp nhất. Tầng thứ hai chuyển đổi tín hiệu đơn cực thành tín hiệu vi sai để đưa vào khối Mixer. Kết quả mô phỏng cho thấy độ lợi đạt khoảng 15 dB, hệ số nhiễu dưới 2 dB, và điểm nén 1 dB đạt -10 dBm, cải thiện đáng kể so với các thiết kế trước đây.

2. Thiết kế khối đổi tần (Mixer): Sử dụng cấu trúc đổi tần cân bằng kép (double balanced mixer) giúp giảm thiểu rò rỉ tín hiệu dao động cục bộ (LO feedthrough) tại ngõ ra. Khối Mixer tích hợp hai kênh I và Q thành một khối duy nhất, tiết kiệm diện tích và linh kiện. Mô phỏng cho thấy độ lợi chuyển đổi đạt 8 dB, hệ số nhiễu khoảng 10 dB, và điểm nén 1 dB đạt -5 dBm.

3. Tích hợp RF front-end: Sau khi ghép nối LNA và Mixer, phần cao tần bộ thu hoàn chỉnh đạt được các thông số kỹ thuật phù hợp với yêu cầu thiết kế. Độ lợi tổng thể đạt khoảng 20 dB, hệ số nhiễu toàn hệ thống dưới 3 dB, và độ tuyến tính được cải thiện với IP3 ngõ ra đạt 0 dBm. Các kết quả mô phỏng được trình bày qua biểu đồ S-parameters, hệ số nhiễu và đặc tính tuyến tính, cho thấy sự ổn định và hiệu quả của thiết kế.

Thảo luận kết quả

Nguyên nhân chính giúp cải thiện hiệu suất bộ thu là việc áp dụng cấu trúc nguồn cảm kháng cho tầng đầu LNA, giúp giảm thiểu nhiễu và tăng độ lợi. Việc chuyển đổi tín hiệu đơn cực sang vi sai ngay trong LNA giúp loại bỏ nhu cầu sử dụng balun ngoài chip, giảm chi phí và kích thước thiết bị. Cấu trúc mixer cân bằng kép giảm thiểu rò rỉ LO, nâng cao độ tuyến tính và giảm méo tín hiệu.

So sánh với các nghiên cứu trong ngành, thiết kế này đạt hiệu suất tương đương hoặc vượt trội trong cùng công nghệ CMOS 0.18 µm, đặc biệt về hệ số nhiễu và độ tuyến tính. Kết quả này có ý nghĩa quan trọng trong việc phát triển các đầu đọc RFID tích hợp cao, chi phí thấp, phù hợp với xu hướng công nghiệp vi mạch hiện đại.

Dữ liệu mô phỏng có thể được trình bày qua các bảng so sánh thông số kỹ thuật giữa các khối mạch, biểu đồ S21 (độ lợi), S11 (độ phản hồi), và biểu đồ hệ số nhiễu theo tần số, giúp minh họa rõ ràng hiệu quả thiết kế.

Đề xuất và khuyến nghị

1. Tối ưu hóa thiết kế LNA và Mixer: Tiếp tục nghiên cứu các cấu trúc mạch mới nhằm giảm hệ số nhiễu xuống dưới 1.5 dB và nâng cao điểm nén 1 dB trên -5 dBm, nhằm cải thiện độ tuyến tính cho các ứng dụng RFID tần số cao hơn. Thời gian thực hiện dự kiến 12 tháng, do nhóm thiết kế mạch CMOS đảm nhiệm.

2. Phát triển tích hợp hệ thống trên chip (SoC): Kết hợp phần cao tần với các khối xử lý tín hiệu số và giao tiếp để tạo ra đầu đọc RFID hoàn chỉnh trên một con chip, giảm kích thước và chi phí sản xuất. Dự kiến thực hiện trong 18 tháng, phối hợp giữa nhóm thiết kế mạch và kỹ thuật số.

3. Nghiên cứu công nghệ CMOS tiên tiến hơn: Áp dụng công nghệ CMOS 65 nm hoặc thấp hơn để tăng mật độ tích hợp, giảm tiêu thụ điện năng và cải thiện hiệu suất mạch. Thời gian nghiên cứu khoảng 24 tháng, cần đầu tư thiết bị và nguồn lực tài chính.

4. Thử nghiệm thực tế và đánh giá hiệu suất: Thiết kế các mẫu thử nghiệm và tiến hành đo đạc trong môi trường thực tế tại các địa phương có ứng dụng RFID để đánh giá độ ổn định, khả năng chống nhiễu và hiệu quả hoạt động. Thời gian thực hiện 6 tháng, phối hợp với các đơn vị ứng dụng RFID.

Đối tượng nên tham khảo luận văn

1. Các nhà nghiên cứu và kỹ sư thiết kế vi mạch RF: Luận văn cung cấp kiến thức chuyên sâu về thiết kế LNA và Mixer trên công nghệ CMOS 0.18 µm, giúp họ phát triển các sản phẩm RFIC hiệu suất cao.

2. Doanh nghiệp sản xuất thiết bị RFID: Các công ty có thể ứng dụng kết quả nghiên cứu để phát triển đầu đọc RFID tích hợp, giảm chi phí sản xuất và nâng cao chất lượng sản phẩm.

3. Sinh viên và học viên cao học ngành Kỹ thuật Điện tử - Viễn thông: Tài liệu là nguồn tham khảo quý giá cho việc học tập và nghiên cứu về thiết kế mạch RF, công nghệ CMOS và ứng dụng RFID.

4. Cơ quan quản lý và phát triển công nghệ vi mạch trong nước: Giúp định hướng chính sách, đầu tư và phát triển ngành công nghiệp vi mạch, thúc đẩy nghiên cứu và ứng dụng công nghệ RFID trong nước.

Câu hỏi thường gặp

1. Tại sao chọn công nghệ CMOS 0.18 µm cho thiết kế bộ thu RFID?
   Công nghệ CMOS 0.18 µm cân bằng tốt giữa hiệu suất, chi phí sản xuất và khả năng tích hợp cao. Nó phù hợp với yêu cầu thiết kế mạch RF có độ lợi cao, hệ số nhiễu thấp và chi phí thấp cho sản xuất hàng loạt.

2. Làm thế nào để giảm hệ số nhiễu trong khối LNA?
   Sử dụng cấu trúc nguồn cảm kháng (source inductive degeneration) giúp ghép trở kháng dễ dàng với anten 50 Ohm và giảm nhiễu nội bộ mạch, từ đó giảm hệ số nhiễu tổng thể.

3. Ưu điểm của cấu trúc mixer cân bằng kép là gì?
   Mixer cân bằng kép giảm thiểu rò rỉ tín hiệu dao động cục bộ (LO feedthrough), nâng cao độ tuyến tính và giảm méo tín hiệu, giúp cải thiện chất lượng tín hiệu đầu ra.

4. Tại sao cần chuyển đổi tín hiệu đơn cực sang vi sai trong LNA?
   Chuyển đổi giúp giảm nhiễu và méo tín hiệu, đồng thời loại bỏ nhu cầu sử dụng balun ngoài chip, giảm kích thước và chi phí thiết bị.

5. Làm thế nào để đánh giá độ tuyến tính của bộ thu?
   Sử dụng các thông số như điểm nén 1 dB (P1dB) và điểm giao cắt bậc ba (IP3) để đánh giá khả năng chịu đựng tín hiệu mạnh mà không gây méo tín hiệu, đảm bảo chất lượng thu nhận.

Kết luận

• Thiết kế phần cao tần bộ thu đầu đọc UHF RFID trên công nghệ CMOS 0.18 µm đạt được độ lợi khoảng 20 dB, hệ số nhiễu dưới 3 dB và độ tuyến tính cao với IP3 ngõ ra đạt 0 dBm.
• Cấu trúc LNA hai tầng với nguồn cảm kháng và chuyển đổi tín hiệu đơn cực sang vi sai giúp tối ưu hiệu suất và giảm chi phí thiết bị.
• Mixer cân bằng kép tích hợp kênh I và Q thành một khối duy nhất tiết kiệm diện tích và linh kiện.
• Kết quả mô phỏng và layout hoàn chỉnh chứng minh tính khả thi và hiệu quả của thiết kế, phù hợp với yêu cầu kỹ thuật của đầu đọc RFID hiện đại.
• Đề xuất nghiên cứu tiếp theo tập trung vào tối ưu hóa hiệu suất, tích hợp hệ thống SoC và thử nghiệm thực tế để ứng dụng rộng rãi trong công nghiệp.

Để tiếp tục phát triển công nghệ RFID trong nước, các nhà nghiên cứu và doanh nghiệp được khuyến khích áp dụng kết quả này vào thiết kế sản phẩm thực tế, đồng thời mở rộng nghiên cứu sang các công nghệ CMOS tiên tiến hơn. Hành động ngay hôm nay để góp phần thúc đẩy ngành công nghiệp vi mạch Việt Nam phát triển bền vững và hội nhập quốc tế.

Trích đoạn nội dung tài liệu

CHƯƠNG 1 GIỚI THIỆU TONG QUAN DE TÀI 1.1 Y nghĩa và tính cấp thiết của đề tài Nhận dạng vô tuyến RFID (Radio Frequency Identification) là một thuật ngữ được sử dụng để mô tả một hệ thống truyền sự xác thực (dưới dạng là một chuỗi số duy nhất) của một đối tượng hoặc con người, sử dụng sóng vô tuyến. Những năm sân đây, RFID đã dần dần chuyển vào các ứng dụng chủ đạo giúp tăng tốc độ xử lý hàng hóa sản xuất và vật liệu lên rất nhiều lần. Trên thế giới hiện nay có rất nhiều nước tiên tiễn đã và đang sử dụng công nghệ này ngày càng với quy mô lớn hơn; nhưng ở Việt Nam thì vấn đề này chưa được xem xét kĩ và cũng chỉ xuất hiện một vài nơi nhưng quy mô cũng không lớn. Bên cạnh đó, nước ta vẫn chưa có nghiên cứu khoa học cu thé cho lĩnh vực RFID thậm chí chưa có một chuẩn cụ thé nào cho nó như Châu Âu, Mỹ và một số nước đã có: nếu có cũng chỉ dừng lại ở việc mới thiết kế tag mà thôi.

Trước tình hình này, năm bat dần cộng nghệ RFID là việc làm thiết yếu và cần thiết trong lúc hội nhập quốc tế và mở cửa. Tuy không tác động mạnh mẽ nhưng nó sẽ góp một phần không nhỏ đến sự phát triển kinh tế thông qua tốc độ kiểm soát hàng hóa được nhanh hơn. Ngày nay, các thiết bị không dây gần như có ở tất cả mọi người dùng. Sự phát triển của chúng không những về số lượng mà còn cả về chất lượng đã thúc đây cho ngành thiết kế vi mạch ngày càng phát triển vượt bậc.

Hiến nhiên, phan xử lý tín hiệu cao tần là không thể thiếu và có thể xem là quan trọng nhất trong các thiết bi này. Hơn nữa, với kích thước nhỏ gọn và chi phí sản xuất thấp nhưng lại đạt được chất lượng cao, nên làm cho công nghệ RFIC (Radio Frequency Integrated Circuit) được quan tâm và chú trọng nhiều hơn trong các thiết kế cao tần. Việc thiết kế RFIC là việc tích hợp các mach RF phức tap đảm nhiệm nhiều chức năng lên một con chíp (mạch tích hợp) mà vẫn đảm bảo nó hoạt động tốt dưới ảnh hưởng của các hiện tượng điện từ trường xảy ra trong mạch và đạt hiệu năng cao. Bắt kỳ mạch hoạt động trong tam tần số này như WLAN, UWB, điện thoại di động (cell phones), HVTH: Trần Kim Vũ 1 MSHV: 12140062 Phan cao tần bộ thu đầu đọc UHF RFID GVHD: TS.

Huỳnh Phú Minh Cường RFIDs, ZigBee, Bluetooth,.déu str dung công nghệ RFIC. Chúng được san xuất đựa trên công nghệ CMOS, GaAs và SiGe với những thuận lợi và bất lợi đến chất lượng của chúng. Trên thé giới, nhiều công ty sản xuất chip như Qualcomm, Broadcom, Intel, TSMC.đạt được nhiều thành công và ngày càng phát triển mạnh trong lĩnh vực nay. Nhưng tại Việt Nam thì hiện tại vẫn chưa có bat cứ công ty hay nhà máy san xuất chip nào hết, bởi vì thiết kế và sản xuất vi mạch đòi hỏi quy mô và nguồn tài chính rất lớn.

Việc thiết kế và chế tạo vi mạch là công nghệ cao, tong hop nhiéu khoa học và công nghệ khác nhau, kết hợp trí tuệ và tay nghề của nhiều chuyên gia có trình độ hiểu biết sâu rộng và có kinh nghiệm thực tế dồi dào. Trong những năm gân đây, Chính phủ nước ta đã có những hành động cụ thể để thúc đây sự phát triển công nghệ vi mạch như: thành lập Trung tâm Nghiên cứu và Đảo tạo Thiết kế vi mạch ICDREC (2005), kêu gọi các tập toàn quốc gia về công nghiệp điện tử đầu tư vào Việt Nam, tổ chức các Hội nghị quốc tế về vi mạch nhằm tăng cường giao lưu công nghệ, phát triển dự án xây dựng nhà máy sản xuất vi mạch [2].2013, tại trụ sở UBND TP.HCM đã diễn ra kí kết các văn bản ghi nhớ hợp tác phát triển công nghệ vi mạch giữa các công ty của Việt Nam và Nhật Bản [2-3]. Hiện ICDREC đang sở hữu 43 lõi IP (Intellectual Property) và đã được chào bán trên sàn quốc tế. Điều này đánh dấu các thiết kế, lõi IP của Việt Nam đã được sự thừa nhận và đánh giá cao của cộng đồng quốc tế, đặc biệt là Nhật Bản, một trong những quốc gia hàng đầu về vi mạch bán dẫn [2].

Ngành “công nghiệp non trẻ” của Việt Nam đã và đang có những bước tiễn đúng dan trong chiến lược phát triển; hy vọng, với đà phát triển này, việc công nghiệp vi mạch Việt Nam có thể tự sản xuất được các vi mạch sử dụng trong kỹ thuật, thông tin liên lạc và quốc phòng sẽ trở thành hiện thực trong tương lai không xa. Trước tình hình chung của đất nước và thế giới thì việc đầu tư “chất xám” vào lĩnh vực sản xuất chíp nói chung cũng như công nghệ REIC và RFID nói riêng là rất cần thiết hiện nay. Chính vì vậy, hi vọng dé tài này sẽ góp một phần nhỏ vào trong công cuộc phát triển và xây dựng ngành vi mạch nước nhà phát triển hơn nữa; để nó có thê theo kịp các nước tiên tiên trên thê giới. HVTH: Trần Kim Vũ 2 MSHV: 12140062 Phan cao tần bộ thu đầu đọc UHF RFID GVHD: TS.

Huỳnh Phú Minh Cường 1.2 Mục đích, phạm vi và phương pháp nghiên cứu * Mục đích nghiên cứu của dé tài: > Tìm hiểu hệ thống RFID trong đó tập trung vào bộ thu của UHF RFID reader (dau doc the). > Nghiên cứu, thiết kế mức độ hệ thông của bộ thu. Vv Nghiên cứu, thiết kế RF front-end (phần cao tần) của bộ thu bao gôm khối khuếch đại nhiễu thấp (LNA) và khối trộn tần (Mixer). > Tập trung nâng cao hệ số nhiễu và tuyến tính của LNA và Mixer.

+* Phạm vi nghiên cứu của dé tai: Khối LNA và Mixer được thiết kế, mô phỏng va layout tạo thành các IP (Intellectual Property) chuẩn bang công nghệ CMOS 0.18um Standard Process. Sau đó, chúng sẽ được tích hợp lại thành một RF front-end hoàn chỉnh. +* Phương pháp thực hiện dé tai: Sử dụng ba phần mềm chính gồm Cadance, ADS (Advanced Design System) và IE3D để thiết kế sơ đỗ mạch nguyên ly (schematic), mạch vật lý (layout) và chạy mô phỏng các thông số.3 Đóng góp của đề tài Kết quả thu được từ dé tài là một thiết kế hoàn chỉnh của phan cao tan bộ thu RFID tại băng tần UHF. Nó bao gồm sơ dé schematic và layout của cả khối khuếch đại nhiễu thấp và khối đối tần.

Dựa trên các chuẩn quy định cho thiết kế RFID cùng các tài liệu liên quan, dé tài đưa ra những phân tích và tính toán cụ thé các thông số bộ thu đổi tần trực tiếp của đầu đọc RFID. Một trong những điểm nỗi bật của dé tài là khối khuếch đại nhiễu thấp được thiết kế gom hai tầng. Tầng đầu tiên dùng để khuếch đại tín hiệu đơn cực từ sau bộ lọc thông dai. Tang thứ hai dùng để chuyển đổi tín hiệu đơn cực thành tín hiệu vi sai, dé đưa vào bộ đổi tần.

Với cau trúc này của khối khuếch đại nhiễu thấp thì chúng ta không can balun (thường offchip) để chuyển đổi tín hiệu đơn cực (từ anten) sang tín hiệu vi sai. Hơn nữa, nhờ ghép liên tầng này mà độ lợi của khối LNA được tăng lên đáng kê. HVTH: Trần Kim Vũ 3 MSHV: 12140062 Phan cao tần bộ thu đầu đọc UHF RFID GVHD: TS. Huỳnh Phú Minh Cường Tiếp theo, từ sơ đồ hệ thống bộ thu đổi tần trực tiếp, khối đổi tan gdm hai khối mixer I và mixer Q nhưng thiết kế của dé tài đã tích hop được hai khối I và Q thành một khối mixer duy nhất mà vẫn đảm bảo được yêu cầu của hệ thống.

Với cau trúc khối trộn tan này sẽ làm giảm thiêu được diện tích cũng như số lượng linh kiện khi layout mạch. Cuối cùng, việc tích hợp thành công giữa khối khuếch đại nhiễu thấp và khối đổi tần thành phần cao tần của bộ thu hoàn chỉnh, với các kết quả phù hợp với tính toán ban đầu.4 Cau trúc luận văn Chương 2 sẽ trình bày kiến thức tong quan cho thiết kế RFID cùng với các ứng dụng của nó để phục vụ cho việc thiết kế bộ thu. Quan trọng hơn, chương nảy cũng giới thiệu về những thuận lợi cũng như khó khăn khi thiết kế RFIC và quy trình sản xuất con chíp hoàn chỉnh với công nghệ này. Chương 3 giới thiệu những thông số quan trọng trong thiết kế bộ thu, đưa ra các mô hình bộ thu khác nhau, phân tích và cudi cùng chọn bộ thu đối tần trực tiếp.

Chương 4 đưa ra các cau trúc khác nhau của khối khuếch đại nhiễu thấp đi kèm với các thông số liên quan. Cuối chương sẽ trình bày sơ đồ nguyên lý mạch của khối khuếch đại nhiễu thấp với các kết quả mô phỏng đạt được cùng với layout hoàn chỉnh của nó. Trong chương 5. những kiến thức cơ bản và các cấu trúc của khối đổi tần được phân tích kĩ lưỡng để làm nên tảng cho việc thiết kế nó.

Cuối chương cũng sẽ đưa ra sơ đồ nguyên lý mạch, kết quả mô phỏng thu được và layout cuối cùng. Trong chương 6, khối khuếch đại nhiễu thấp va đối tan được ghép nối hoàn tat thành phan dau cao tan của bộ thu. Sau đó là những kết quả mô phỏng cho bộ ghép này. Cuối cùng, chương 7 là phần kết luận của dé tài và những dé xuất cho hướng nghiên cứu trong tương lai.

HVTH: Trần Kim Vũ 4 MSHV: 12140062 Phan cao tần bộ thu đầu đọc UHF RFID GVHD: TS. Huỳnh Phú Minh Cường CHƯƠNG 2 TONG QUAN VE RFID VA CMOS RFIC 2.1 Giới thiệu Mục đích của chương nảy là nhăm giới thiệu tổng quan về RFID, với các chỉ tiết chính yếu cần cho thiết kế khối khuếch đại nhiễu thấp và khối đổi tan máy thu của đầu đọc cho các chương sau. Bên cạnh đó, nó cũng khái quát về công nghệ CMOS với các thuận lợi cũng như khó khăn trong thiết kế RFIC.2 Tổng quan về RFID RFID là viết tắt của cum từ Radio Frequency Identification, nghĩa là nhận dạng bang tan số. Một thực tế dau tiên là RFID không phải là một công nghệ mới.

Nó lần đầu tiên được sử dụng trên sáu mươi năm trước đây bởi nhà khoa học người Anh, để xác định máy bay trong Thế chiến II và là một phan trong nguyên lý của radar. Đến thập niên năm 1960, RFID lần dau tiên được coi là một giải pháp cho thế giới thương mại. Các ứng dụng thương mại dau tiên liên quan đến RFID theo sau trong những năm 70 va 80. Các ứng dụng thương mại được xem xét với việc xác định một số tài sản bên trong một địa điểm duy nhất.