Giới thiệu dự án

Trong kỷ nguyên vi điện tử hiện đại, sự phát triển của công nghệ bán dẫn từ các tiến trình phẳng (planar CMOS 90nm, 65nm) xuống các nút công nghệ sâu dưới 20nm (16nm, 7nm, 3nm FinFET) đã đặt ra những thách thức lớn về dòng rò (leakage current) và hiệu ứng kênh ngắn (Short-Channel Effects - SCE). Bộ nhớ tĩnh truy cập ngẫu nhiên 6 transistor (6T SRAM - Static Random-Access Memory) đóng vai trò then chốt trong cấu trúc bộ nhớ đệm (Cache L1/L2/L3) của các vi xử lý trung tâm (CPU), bộ xử lý đồ họa (GPU) và hệ thống nhúng trên chip (SoC). Với mật độ tích hợp chiếm từ 50% đến 70% diện tích khuôn chip trong các thiết kế vi xử lý hiện đại, hiệu năng, công suất tiêu thụ và diện tích (PPA - Power, Performance, Area) của ô nhớ SRAM quyết định trực tiếp đến năng lực cạnh tranh của toàn bộ hệ thống bán dẫn.

Vấn đề cốt lõi đặt ra là khi thu nhỏ kích thước hình học xuống nút 16nm, cấu trúc MOSFET truyền thống bị suy giảm khả năng kiểm soát kênh dẫn nghiêm trọng do hiện tượng suy giảm rào thế cảm ứng bởi cực máng (DIBL - Drain-Induced Barrier Lowering) và dòng rò dưới ngưỡng (subthreshold leakage). Đồng thời, các hiệu ứng ký sinh (parasitic resistance và capacitance) trên các đường dây kim loại kết nối (Interconnects) ở giai đoạn layout làm suy giảm biên độ ổn định đọc/ghi và gia tăng độ trễ truyền tín hiệu. Do đó, việc thiết kế, tối ưu hóa kích thước transistor FinFET và phân tích kiểm tra thiết kế vật lý (Layout) là một yêu cầu cấp thiết.

Đề tài tốt nghiệp "Design, Simulation and Layout Analysis of 6T SRAM Circuit Using TSMC 16nm Technology with Synopsys Tools" do sinh viên Nguyễn Thị Lâm Trúc thực hiện dưới sự hướng dẫn của TS. Phạm Văn Khoa tại Trường Đại học Sư phạm Kỹ thuật TP.HCM (HCMUTE) tập trung giải quyết toàn diện bài toán này.

Các mục tiêu cụ thể của dự án bao gồm:

  1. Nghiên cứu kiến trúc 3D FinFET trên tiến trình công nghệ TSMC 16nm nhằm làm rõ cơ chế kiểm soát dòng kênh dẫn và khắc phục dòng rò.
  2. Xây dựng nguyên lý và thiết kế sơ đồ nguyên lý (Schematic) hoàn chỉnh cho ô nhớ 6T SRAM cùng hệ thống mạch phụ trợ: Khối nạp trước (Pre-charge), Khối ghi dữ liệu (Write Driver) và Bộ khuếch đại cảm nhận vi sai (Differential Sense Amplifier).
  3. Thiết lập môi trường mô phỏng tiền thiết kế (Pre-simulation) trên công cụ Synopsys Custom Compiler và HSPICE để kiểm chứng chức năng logic đọc/ghi tại điện áp định mức $V_{DD} = 0.8\text{V}$.
  4. Triển khai thiết kế layout vi mạch, kiểm tra quy tắc vật lý (DRC - Design Rule Check) và đối soát sơ đồ nguyên lý với layout (LVS - Layout Versus Schematic).
  5. Trích xuất ký sinh (Parasitic Extraction) ra định dạng SPF (Standard Parasitic Format) qua Synopsys StarRC và thực hiện mô phỏng hậu thiết kế (Post-simulation) nhằm đánh giá độ trễ đọc/ghi và công suất tiêu thụ tĩnh/động ở tần số 50MHz.

Phạm vi nghiên cứu tập trung vào phân tích hoạt động chức năng và hiệu năng ký sinh trên tiến trình TSMC 16nm FinFET sử dụng bộ công cụ EDA tiêu chuẩn công nghiệp của Synopsys. Đề tài không mở rộng so sánh đa tiến trình công nghệ chế tạo thực tế do rào cản bảo mật quy tắc thiết kế (PDK NDA) từ xưởng đúc bán dẫn.

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Trong thiết kế ô nhớ bán dẫn, cấu trúc 6T SRAM truyền thống luôn đối mặt với sự đánh đổi (trade-off) phức tạp giữa độ ổn định khi đọc (Read Stability), khả năng ghi đè (Writability), diện tích chiếm dụng và công suất tiêu thụ.

Tiêu chí phân tích Cấu trúc 6T SRAM (Planar 90nm/65nm) Cấu trúc 8T SRAM (FinFET 16nm) Cấu trúc 6T SRAM Đề xuất (TSMC 16nm FinFET)
Kiểm soát dòng rò Kém (Dòng rò dưới ngưỡng cao do hiệu ứng kênh ngắn) Tối ưu (Cấu trúc cổng 3 chiều bao quanh Fin) Rất cao (Giảm >60% dòng rò so với Planar nhờ 3D Fin)
Độ trễ Đọc / Ghi Trung bình (~150 - 300 ps) Tách biệt cổng đọc/ghi, tốc độ cao Cực thấp ($\approx 72.82\text{ ps}$ đọc, $\approx 8.97\text{ ps}$ ghi lý thuyết)
Diện tích ô nhớ Lớn ($> 10,\mu\text{m}^2$) Lớn (Tăng ~30% do thêm 2 transistor đọc riêng) Tối ưu cao ($3.636,\mu\text{m}^2$ trên layout đơn ô nhớ)
Biên độ nhiễu (SNM) Thấp ở điện áp thấp Rất cao (Không phá hủy dữ liệu khi đọc) Tối ưu qua tỷ lệ độ rộng Fin ($pfin > nfin$)
Độ phức tạp Layout Đơn giản (Mặt phẳng 2D) Phức tạp (Tăng đường điều khiển đọc) Tối ưu đường Bitline/Wordline trên cấu trúc FinFET

Yêu cầu kỹ thuật được phân loại theo mô hình MoSCoW:

  • Must have: Thực hiện chính xác chu trình nạp trước (Pre-charge), đọc dữ liệu (Read '0', Read '1') và ghi đè dữ liệu (Write '0', Write '1'); vượt qua 100% các tập luật DRC và đối soát LVS.
  • Should have: Trích xuất đầy đủ điện trở và tụ điện ký sinh ($R, C$) từ Layout; phân tích chi tiết trễ tín hiệu và công suất tiêu thụ tại 50MHz.
  • Could have: Thiết kế 2 phương án layout (Layout chia sẻ Bulk và Layout phân tán Bulk theo chiều dọc) để đánh giá khả năng mở rộng ma trận ô nhớ ($2\times 2$, $4\times 4$).
  • Won't have (lần này): Tích hợp mạch mã sửa lỗi (ECC) và thiết kế hệ thống giải mã địa chỉ hàng/cột hoàn chỉnh cho mảng nhớ Megabit.

Thiết kế hệ thống

Hệ thống khối nhớ 6T SRAM hoàn chỉnh bao gồm 4 phân khu chức năng được phối ghép đồng bộ:

                  +-----------------------------------+
                  |        Pre-charge Circuit         |
                  |     (M1: Equalize, M2-M3: Pull-up)|
                  +-----------------+-----------------+
                                    | BL / BLB
         +--------------------------+--------------------------+
         |                                                     |
+--------+--------+                                   +--------+--------+
|  Write Driver   |                                   |  6T SRAM Cell   |
| (M12-M19 with   |                                   |  Cross-coupled  |
|  WE & Data_in)  |                                   |  M4-M7 + M8, M9 |
+--------+--------+                                   +--------+--------+
         |                                                     |
         +--------------------------+--------------------------+
                                    | BL / BLB
                  +-----------------+-----------------+
                  |   Differential Sense Amplifier    |
                  |     (M20-M24 with SE Enable)      |
                  +-----------------+-----------------+
                                    |
                                 Data_out
  1. Khối Ô nhớ 6T SRAM (Core Bitcell): Gồm 2 bộ biến đổi nghịch đảo ghép chéo ($M_4-M_5$ và $M_6-M_7$) tạo thành mạch chốt song ổn định (bistable latch) lưu trữ 1 bit nhị phân, kết hợp 2 transistor truy cập ($M_8, M_9$) được điều khiển bởi đường Word Line ($WL$). Tỷ lệ kích thước được tính toán nghiêm ngặt: $pfin = 1\times 6$ fin grid (6 Fin trên lớp oxit khuếch tán OD) lớn hơn $nfin = 1\times 4$ fin grid để cân bằng dòng dẫn và tối ưu hóa độ ổn định đọc (Read Stability) mà không gây hiện tượng đảo trạng thái ngoài ý muốn.
  2. Khối Nạp trước (Pre-charge Circuit): Sử dụng cấu trúc cải tiến 3-transistor PMOS ($M_1, M_2, M_3$). $M_2, M_3$ đóng vai trò kéo các đường Bit Line ($BL$) và Bit Line Bar ($BLB$) lên mức điện áp nguồn $V_{DD} = 0.8\text{V}$, trong khi $M_1$ đóng vai trò cân bằng điện áp vi sai giữa hai đường ($\le 80\text{mV}$) nhằm loại bỏ sai lệch bất đối xứng trước mỗi chu kỳ đọc.
  3. Khối Điều khiển Ghi (Write Driver Circuit): Gồm các cổng truyền và tầng đệm nghịch đảo ($M_{12}-M_{19}$) nhận tín hiệu cho phép ghi ($WE$) và dữ liệu đầu vào ($Data_in$). Khi $WE = 1$, mạch chủ động kéo một trong hai đường $BL$ hoặc $BLB$ xuống mức đất ($GND$), cưỡng bức lật trạng thái chốt của ô nhớ thông qua điều kiện ghi đè ($Writability: A_2 > P_2$).
  4. Bộ Khuếch đại Cảm nhận Vi sai (Differential Sense Amplifier): Tích hợp tầng khuếch đại lật trạng thái kích hoạt bởi tín hiệu $SE$ (Sense Enable). Mạch phát hiện chênh lệch điện áp siêu nhỏ giữa $BL$ và $BLB$ khi $WL$ mở và nhanh chóng khuếch đại tín hiệu ra mức logic đầy đủ ($0\text{V}$ hoặc $0.8\text{V}$) tại $Data_out$.

Cấu trúc lớp xếp chồng kim loại (Metal Stack Architecture): Quy trình layout sử dụng cấu trúc phân lớp bán dẫn từ Front-End đến Back-End of Line (BEOL) như sau:

Tên lớp (Layer) Phân loại Chức năng kỹ thuật trong Layout 16nm
NWELL Front-End Tạo vùng giếng N phân cách cho các transistor P-FinFET
DIFF (OD) Front-End Vùng khuếch tán pha tạp nồng độ cao tạo cực Máng/Nguồn
NPLUS / PPLUS Front-End Định hình loại hạt dẫn điện tử ($N^+$) hoặc lỗ trống ($P^+$)
FIN Front-End Tạo các vây silicon thẳng đứng 3D được bao bọc bởi cổng
POLY Front-End Lớp Polysilicon/Metal Gate đóng vai trò cực điều khiển cổng
M0POLY / VIA0 Mid-End Tiếp xúc kết nối cực cổng Poly lên lớp kim loại Metal 1
M1 (Metal 1) Back-End Định tuyến nội bộ các khối transistor, nối cực S/D/G
VIA12 Back-End Cấu trúc xuyên lớp kết nối từ Metal 1 lên Metal 2
M2 (Metal 2) Back-End Định tuyến nguồn $V_{DD}$, $V_{SS}$ và các đường trục $BL/BLB$

Phương pháp luận (Methodology)

Quy trình thiết kế vi mạch tuân thủ nghiêm ngặt chuẩn Full-Custom ASIC Design Flow:

  1. Thiết kế nguyên lý (Schematic Capture): Sử dụng Synopsys Custom Compiler, thiết lập các tham số FinFET ($pfin, nfin, L_{gate} = 16\text{nm}$).
  2. Kiểm tra Pre-sim: Xuất Netlist định dạng SPICE, mô phỏng quá trình chuyển mạch bằng HSPICE và hiển thị dạng sóng trên Synopsys Custom WaveView.
  3. Thiết kế vật lý (Physical Layout): Sắp xếp vị trí transistor, đặt tiếp điểm phân cực Substrate/Well Tap (Bulk), chạy đường kim loại M1/M2 tối ưu hóa diện tích.
  4. Xác minh vật lý (Physical Verification): Thực hiện DRC và LVS thông qua công cụ Synopsys IC Validator (ICV) / Mentor Calibre.
  5. Trích xuất ký sinh (Parasitic Extraction): Sử dụng Synopsys StarRC để trích xuất các phần tử $R, C$ ký sinh theo các góc công nghệ (Typical, C-best, C-worst, RC-best, RC-worst) tạo file SPF.
  6. Mô phỏng Post-sim: Nhúng Netlist ký sinh vào HSPICE, so sánh đối chuẩn độ trễ và suy hao công suất so với Pre-sim.

Implementation và kết quả

Quá trình phát triển và hiện thực hóa mạch

Mạch được mô tả chính xác thông qua Netlist HSPICE chuẩn công nghiệp. Dưới đây là đoạn mã trích xuất cấu hình khởi tạo và định nghĩa ô nhớ 6T SRAM cùng các khối phụ trợ trên tiến trình 16nm:

* ==============================================================================
* Project: 6T SRAM Bitcell with Peripheral Circuits - TSMC 16nm FinFET
* Simulator: Synopsys HSPICE / Custom Compiler
* ==============================================================================
.option post=2 nomod
.param VDD_VAL=0.8V TEMP=25C

* --- Dinh nghia nguon cap ---
VVDD vdd 0 DC VDD_VAL
VVSS vss 0 DC 0V

* --- Netlist O nho 6T SRAM Bitcell ---
* Cu phap FinFET: xInstance Drain Gate Source Bulk ModelName nfin=val l=16n
XM4 Q   Qb  vss vss nfin_model nfin=4 l=16n
XM5 Q   Qb  vdd vdd pfin_model pfin=6 l=16n
XM6 Qb  Q   vss vss nfin_model nfin=4 l=16n
XM7 Qb  Q   vdd vdd pfin_model pfin=6 l=16n
XM8 BL  WL  Q   vss nfin_model nfin=4 l=16n
XM9 BLB WL  Qb  vss nfin_model nfin=4 l=16n

* --- Netlist Khoi Nap truoc (Pre-charge 3-Transistor) ---
XM1 BL  PRE BLB vdd pfin_model pfin=6 l=16n
XM2 BL  PRE vdd vdd pfin_model pfin=6 l=16n
XM3 BLB PRE vdd vdd pfin_model pfin=6 l=16n

* --- Thiet lap xung kich ban mo phong (Transient Analysis) ---
VWL  WL  0 PULSE(0V 0.8V 2ns  0.05ns 0.05ns 4ns 10ns)
VWE  WE  0 PULSE(0V 0.8V 1ns  0.05ns 0.05ns 3ns 8ns)
VPRE PRE 0 PULSE(0.8V 0V 0.5ns 0.05ns 0.05ns 1.5ns 5ns)
VDIN DIN 0 PULSE(0V 0.8V 1.2ns 0.05ns 0.05ns 5ns 12ns)
VSE  SE  0 PULSE(0V 0.8V 3.5ns 0.05ns 0.05ns 2ns 10ns)

.tran 0.01ns 20ns
.measure tran Read_Delay_Rising  TRIG v(WL) VAL=0.4V RISE=1 TARG v(Data_out) VAL=0.4V RISE=1
.measure tran Write_Delay_Fall   TRIG v(WE) VAL=0.4V RISE=1 TARG v(Q) VAL=0.4V FALL=1
.measure tran Static_Power       AVG  p(VVDD) FROM=0ns TO=1ns
.measure tran Dynamic_Power_50M  AVG  p(VVDD) FROM=1ns TO=20ns
.end

Triển khai Layout: So sánh 2 phương án thiết kế

Dự án đã nghiên cứu và hoàn thiện 2 kiến trúc Layout hoàn chỉnh:

  • Thiết kế 1 (Shared Bulk Layout - Tối ưu diện tích): Nhóm toàn bộ các transistor P-FinFET và N-FinFET vào các giếng chung, dùng duy nhất 2 cực tiếp xúc Bulk ($V_{DD}$ và $V_{SS}$) cho hơn 10 transistor. Diện tích 2D đạt mức siêu nhỏ: $3.636,\mu\text{m}^2$. Tuy nhiên, việc bố trí này khiến đường dây $BL$ và $BLB$ bị bẻ góc phức tạp, gây nghẽn định tuyến (routing congestion) khi mở rộng ma trận ô nhớ.
  • Thiết kế 2 (Modular Vertical Layout - Tối ưu định tuyến mảng nhớ): Bố trí phân khu dọc từ trên xuống dưới theo thứ tự logic: Khối Nạp trước $\rightarrow$ Khối Ghi $\rightarrow$ Ô nhớ 6T $\rightarrow$ Bộ khuếch đại vi sai. Cấu hình này sử dụng 8 cực tiếp xúc Bulk độc lập (2 cho mỗi khối) để duy trì cân bằng điện thế giếng N-Well, giúp các đường truyền tín hiệu $BL/BLB$ chạy thẳng tắp trên lớp Metal 2, giảm thiểu tụ ký sinh ghép nối (cross-talk capacitance).
+-------------------------------------------------------------+
|                Layout 1: Shared Bulk ($3.636\,\mu\text{m}^2$)               |
|  [Pre-charge] [Write Driver] [6T Bitcell] [Sense Amp]       |
|  +-------------------------------------------------------+  |
|  | Chung 2 dau Bulk tap (VDD/VSS) o goc phai             |  |
|  | Uu diem: Dien tich sieu gon (3.636 um2)                |  |
|  | Nhuoc diem: BL/BLB bi uon khuc, kho mo rong mang nho   |  |
|  +-------------------------------------------------------+  |
+-------------------------------------------------------------+

+-------------------------------------------------------------+
|                Layout 2: Modular Vertical Layout            |
|  +-------------------------------------------------------+  |
|  | 1. Pre-charge Block         (2 Bulk terminals)        |  |
|  | ----------------------------------------------------- |  |
|  | 2. Write Driver Block       (2 Bulk terminals)        |  |
|  | ----------------------------------------------------- |  |
|  | 3. 6T SRAM Bitcell Block    (2 Bulk terminals)        |  |
|  | ----------------------------------------------------- |  |
|  | 4. Diff Sense Amp Block     (2 Bulk terminals)        |  |
|  +-------------------------------------------------------+  |
|  | Uu diem: BL/BLB thang tuyet doi tren M2, de ghep mang |  |
|  | Nhuoc diem: Tang so luong tap Bulk (8 terminals)      |  |
|  +-------------------------------------------------------+  |
+-------------------------------------------------------------+

Kết quả đo kiểm và đối chuẩn Pre-sim vs Post-sim

Quá trình kiểm chứng chức năng hoàn tất 100% các kịch bản ghi/đọc dữ liệu logic 0 và logic 1 không có lỗi trạng thái.

Thông số đánh giá Kết quả Pre-simulation (Schematic lý tưởng) Kết quả Post-simulation (Layout 1 - Shared Bulk) Kết quả Post-simulation (Layout 2 - Vertical) Tác động của Ký sinh ($R, C$)
Trễ Đọc (Read Delay) $74.15\text{ ps}$ $88.62\text{ ps}$ $82.40\text{ ps}$ Tăng $\approx 11.1% - 19.5%$ do tụ ký sinh $BL/BLB$
Trễ Ghi (Write Delay) $9.20\text{ ps}$ $14.35\text{ ps}$ $11.80\text{ ps}$ Tăng $\approx 28.2%$ do điện trở đường nạp
Dòng điện tĩnh nhỏ nhất $1.25\text{ nA}$ $1.82\text{ nA}$ $1.65\text{ nA}$ Tăng do dòng rò qua lớp điện môi tiếp giáp
Công suất động @50MHz $12.45,\mu\text{W}$ $16.80,\mu\text{W}$ $15.10,\mu\text{W}$ Tăng $\approx 21.3%$ do nạp/xả tụ ký sinh dây
Kết quả DRC / LVS N/A Pass 100% (0 errors) Pass 100% (0 errors) Đạt chuẩn sản xuất đúc chip bán dẫn

Đổi mới và đóng góp

  1. Khắc phục triệt để dòng rò với 3D FinFET 16nm: Thay thế cấu trúc 2D MOSFET bằng 3D FinFET bao quanh 3 mặt kênh dẫn, giảm thiểu hiện tượng đoản kênh, cho phép điện áp hoạt động ổn định ở $0.8\text{V}$, giảm hơn 60% điện năng tiêu thụ tĩnh so với tiến trình 20nm SoC.
  2. Tối ưu hóa hình học FinFET cho độ ổn định SRAM: Đề xuất và chứng minh tính ổn định của cấu hình $pfin$ 6 Fin và $nfin$ 4 Fin, đảm bảo biên độ ổn định đọc (Read Noise Margin) đạt chuẩn công nghiệp mà không làm suy giảm tốc độ ghi.
  3. Mạch nạp trước 3-Transistor kháng lỗi hở mạch: Ứng dụng transistor cân bằng $M_1$ giúp triệt tiêu độ lệch áp giữa $BL$ và $BLB$ xuống dưới $80\text{mV}$, nâng cao độ tin cậy của bộ khuếch đại cảm nhận vi sai khi đọc dữ liệu tốc độ cao.
  4. Đóng góp về phương pháp luận thiết kế chuẩn EDA: Xây dựng quy trình khép kín từ Schematic $\rightarrow$ Pre-sim $\rightarrow$ Physical Layout $\rightarrow$ DRC/LVS $\rightarrow$ Extraction $\rightarrow$ Post-sim trên nền tảng Synopsys Custom Compiler, phục vụ làm tài liệu tham khảo chuẩn cho nghiên cứu vi mạch bán dẫn FinFET tại Việt Nam.

Ứng dụng thực tế và triển khai

Khả năng ứng dụng thực tế

  • Bộ nhớ đệm siêu tốc (Ultra-fast Cache L1/L2): Tích hợp trực tiếp vào các nhân vi xử lý kiến trúc ARM/RISC-V hiệu năng cao đòi hỏi thời gian truy xuất cực thấp ($< 100\text{ ps}$).
  • Thiết bị biên AI & Xử lý hình ảnh (Edge AI / ISP): Ứng dụng trong các chip xử lý hình ảnh 4K120 Digital TV, bộ đệm khung hình video streaming và mạng nơ-ron nhúng tiết kiệm năng lượng.
  • Hệ thống nhúng trên chip (SoC) IoT và Ô tô: Nền tảng TSMC 16FFC đã được chứng nhận cho chuẩn ô tô (Automotive Grade), đảm bảo độ tin cậy và tuổi thọ chip vượt trội.

Lộ trình nhân rộng và mở rộng quy mô (Scalability Roadmap)

+--------------------------+       +--------------------------+       +--------------------------+
|         Phase 1          |       |         Phase 2          |       |         Phase 3          |
|  Single Cell 1x1 Bit     | ----> |  Macro Array (64x64 bit) | ----> |  Full Memory Subsystem   |
|  - Layout 2 Modular      |       |  - Row/Col Decoders      |       |  - BIST (Built-in Self   |
|  - Pass DRC/LVS 16nm     |       |  - Power Gating Ring     |       |    Test) & ECC Engine    |
+--------------------------+       +--------------------------+       +--------------------------+

Hạn chế và hướng phát triển

Hạn chế kỹ thuật

  1. Rào cản bảo mật dữ liệu xưởng đúc (PDK NDA): Đề tài sử dụng bộ thư viện công nghệ tổng quát mô phỏng TSMC 16nm do Synopsys cung cấp, một số tham số vật lý sâu về chế tạo quang khắc (Lithography rules) bị ẩn.
  2. Quy mô thiết kế: Mới dừng lại ở việc kiểm chứng ô nhớ đơn vị ($1\times 1$ bitcell) kèm khối ngoại vi, chưa hoàn thiện toàn bộ mảng nhớ dung lượng lớn (Kbit/Mbit) bao gồm mạch giải mã hàng (Row Decoder) và mạch chọn cột (Column Multiplexer).
  3. Phân tích biến thiên thống kê: Chưa thực hiện mô phỏng Monte Carlo để đánh giá tác động của hiện tượng thăng giáng hạt tạp chất ngẫu nhiên (Random Dopant Fluctuation - RDF) và độ nhám biên đường mạch (Line Edge Roughness - LER).

Hướng phát triển tiếp theo

  • Mở rộng thiết kế mảng bộ nhớ SRAM dung lượng $1\text{Kb} - 64\text{Kb}$ với đầy đủ mạch giải mã địa chỉ và mạch đệm đầu ra.
  • Nghiên cứu các kiến trúc SRAM tiên tiến như 8T, 9T hoặc 10T nhằm triệt tiêu hoàn toàn sự can thiệp dữ liệu khi đọc (Read Disturbance) ở mức điện áp siêu thấp ($V_{DD} < 0.5\text{V}$).
  • Chuyển giao quy trình thiết kế sang các tiến trình công nghệ bán dẫn tiên tiến hơn như Gate-All-Around (GAA) Nanosheet 3nm/2nm.

Đối tượng hưởng lợi

  • Sinh viên và Học viên Kỹ thuật Vi mạch: Cung cấp tài liệu chi tiết, trực quan về quy trình thiết kế vi mạch Full-Custom từ Schematic đến Layout trên công nghệ FinFET tiên tiến với công cụ Synopsys.
  • Kỹ sư Thiết kế Vật lý (Physical Design Engineers): Cung cấp dữ liệu đối chuẩn thực tế về sự khác biệt giữa Pre-simulation và Post-simulation, kinh nghiệm phân tích ký sinh $R, C$ qua StarRC và xử lý lỗi DRC/LVS.
  • Doanh nghiệp & Startup Bán dẫn: Cung cấp khối IP bộ nhớ SRAM 6T nền tảng tối ưu công suất và diện tích, có thể tái sử dụng (reusable IP) cho các dự án phát triển chip SoC/ASIC.
  • Nhà nghiên cứu học thuật: Cung cấp cơ sở dữ liệu thực nghiệm về tỷ lệ hình học $pfin/nfin$ và các kỹ thuật layout phân tán Bulk trên nút 16nm.

Câu hỏi thường gặp

1. Yêu cầu hệ thống và công cụ phần mềm để triển khai thiết kế này là gì?

Hệ thống yêu cầu máy trạm chạy hệ điều hành Red Hat Enterprise Linux (RHEL 7/8) hoặc CentOS với tối thiểu 32GB RAM, cài đặt bộ công cụ Synopsys EDA bao gồm: Custom Compiler (soạn thảo Schematic và Layout), HSPICE (mô phỏng mạch tương tự/số), Custom WaveView (hiển thị và đo đạc dạng sóng), IC Validator / Calibre (kiểm tra DRC/LVS), và StarRC (trích xuất ký sinh vật lý).

2. Tại sao lại lựa chọn tiến trình TSMC 16nm FinFET thay vì CMOS 65nm hay 28nm?

Tiến trình 16nm FinFET tạo ra bước nhảy vọt về hiệu năng khi cho tốc độ xử lý nhanh hơn 50% và tiêu thụ ít hơn 60% năng lượng so với công nghệ planar 20nm, đồng thời cấu trúc cổng 3 chiều (Tri-gate) kiểm soát kênh dẫn tối ưu, triệt tiêu dòng rò dưới ngưỡng – yếu tố sống còn đối với các bộ nhớ SRAM mật độ cao.

3. Sự khác biệt cốt lõi giữa Layout 1 (Shared Bulk) và Layout 2 (Vertical Layout) là gì?

Layout 1 gộp chung tiếp xúc Bulk cho tất cả transistor giúp tối ưu diện tích đạt $3.636,\mu\text{m}^2$, nhưng đường dây $BL/BLB$ bị bẻ khúc, gây khó khăn cho việc ghép mảng. Layout 2 sắp xếp theo trục dọc với 8 tiếp điểm Bulk độc lập, đường tín hiệu thẳng tuyệt đối, tạo điều kiện thuận lợi để mở rộng mảng nhớ $2\times 2$, $4\times 4$ với độ trễ đọc giảm xuống còn $82.40\text{ ps}$.

4. Tụ và điện trở ký sinh ảnh hưởng như thế nào đến kết quả mô phỏng hậu thiết kế (Post-sim)?

Các phần tử ký sinh được trích xuất vào file SPF làm tăng hằng số thời gian $RC$ của đường dây nạp xả. Kết quả Post-sim cho thấy độ trễ đọc tăng $\approx 11.1% - 19.5%$ ($74.15\text{ ps} \rightarrow 82.40\text{ ps}$), độ trễ ghi tăng $\approx 28.2%$ ($9.20\text{ ps} \rightarrow 11.80\text{ ps}$) và công suất tiêu thụ động tại 50MHz tăng $\approx 21.3%$ do tổn hao nạp/xả trên các tụ ký sinh kim loại.

5. Làm thế nào để đảm bảo tính ổn định đọc (Read Stability) cho ô nhớ 6T SRAM?

Để đảm bảo ô nhớ không bị lật trạng thái khi đọc dữ liệu, transistor kéo xuống (Driver transistor $M_4/M_6$) phải có độ dẫn mạnh hơn transistor truy cập (Access transistor $M_8/M_9$), đồng thời tỷ lệ kích thước FinFET được tối ưu với $pfin = 1\times 6$ lớn hơn $nfin = 1\times 4$, kết hợp mạch nạp trước duy trì cân bằng điện áp vi sai $BL/BLB$ dưới $80\text{mV}$.

Kết luận

Đề tài "Design, Simulation and Layout Analysis of 6T SRAM Circuit Using TSMC 16nm Technology with Synopsys Tools" đã hoàn thành xuất sắc toàn bộ quy trình thiết kế, mô phỏng và xác minh vi mạch bán dẫn 6T SRAM trên nút công nghệ tiên tiến 16nm FinFET. Dự án đã chứng minh được tính đúng đắn của giải pháp thiết kế mạch thông qua việc vượt qua 100% các tiêu chuẩn kiểm tra vật lý khắt khe (DRC và LVS) với công cụ Synopsys Custom Compiler và ICV. Phân tích đối chuẩn chi tiết giữa Pre-simulation và Post-simulation đã làm sáng tỏ định lượng tác động của điện trở và tụ điện ký sinh đến độ trễ đọc ($82.40\text{ ps}$) và công suất động ($15.10,\mu\text{W}$ tại 50MHz), cung cấp dữ liệu thực nghiệm giá trị cho việc đóng gói các khối IP nhớ bán dẫn tốc độ cao. Đây là nền tảng vững chắc để tiếp tục mở rộng nghiên cứu sang các hệ thống bộ nhớ nhúng phức hợp cho vi xử lý hiệu năng cao trong tương lai.