Luận Văn Thạc Sĩ Về Hệ Thống Tăng Tốc Mạng Nơron Học Sâu Trên Nền Tảng FPGA

Đề tài Tăng Tốc Mạng Nơron Học Sâu Trên FPGA Trong Luận Văn Thạc Sĩ Khoa Học Máy Tính với cơ sở khoa học chặt chẽ, đóng góp giá trị cho nghiên cứu và

• Tác giả: Nguyễn Xuân Quang
• Người hướng dẫn: PGS. Phạm Quốc Cường
• Trường học: Đại học Bách Khoa - ĐHQG TP.HCM
• Chuyên ngành: Khoa học Máy tính
• Đề tài: Hệ Thống Tăng Tốc Mạng Nơ-Ron Học Sâu Trên Nền Tảng FPGA
• Loại tài liệu: luận văn thạc sĩ
• Năm xuất bản: 2021
• Địa điểm: TP. Hồ Chí Minh

Mục lục chi tiết

• Lời cảm ơn
• Tóm tắt luận văn
• Abstract
• Lời cam đoan
• DANH SÁCH HÌNH VẼ
• DANH SÁCH BẢNG
• DANH SÁCH CÁC TỪ VIẾT TẮT
• 1. CHƯƠNG 1: GIỚI THIỆU ĐỀ TÀI
• 1.1. Giới thiệu
• 1.2. Mục tiêu nghiên cứu
• 1.3. Giới hạn nghiên cứu
• 1.4. Đối tượng nghiên cứu
• 1.5. Nội dung trình bày
• 2. CHƯƠNG 2: CƠ SỞ LÝ THUYẾT
• 2.1. Mạng nơ-ron nhân tạo
• 2.2. Mạng nơ-ron tích chập
• 2.3. Kỹ thuật khai thác tái sử dụng dữ liệu để tăng tốc tính toán
• 3. CHƯƠNG 3: CÁC CÔNG TRÌNH LIÊN QUAN
• 4. CHƯƠNG 4: KIẾN TRÚC HỆ THỐNG
• 4.1. Kiến trúc tổng quan
• 4.3. Bộ xử lý đa bộ lọc-kênh
• 5. CHƯƠNG 5: HIỆN THỰC HỆ THỐNG
• 5.1. Đặc tả hệ thống
• 5.2. Giới thiệu thiết bị
• 5.3. Bộ vi xử lí
• 5.6. Các thanh ghi cấu hình
• 5.7. Khối xử lí PE - Processing Element
• 5.8. Khối xử lí đa bộ lọc-kênh
• 5.9. Lõi tính toán và bộ điều khiển lõi tính toán
• 6. CHƯƠNG 6: KẾT QUẢ THỰC NGHIỆM
• 6.1. Thiết kế thí nghiệm
• 6.2. Mô hình đánh giá hiệu năng
• 6.3. Kết quả tổng hợp
• 6.4. Kết quả thí nghiệm
• 7. CHƯƠNG 7: KẾT LUẬN
• DANH MỤC CÔNG TRÌNH ĐÃ CÔNG BỐ
• DANH MỤC TÀI LIỆU THAM KHẢO

Tóm tắt

I. Giới thiệu về Tăng Tốc Mạng Nơron Học Sâu Trên FPGA

Trong bối cảnh công nghệ hiện đại, tăng tốc mạng nơron học sâu trên nền tảng FPGA đang trở thành một xu hướng quan trọng. Các mạng nơron nhân tạo ngày càng phức tạp và yêu cầu nhiều tài nguyên tính toán. Việc triển khai chúng trên các thiết bị điện toán biên với nguồn tài nguyên hạn chế là một thách thức lớn. Luận văn này sẽ khám phá các giải pháp khả thi để tối ưu hóa hiệu suất của mạng nơron trên FPGA.

1.1. Tổng quan về Mạng Nơron và FPGA

Mạng nơron nhân tạo là một mô hình toán học mô phỏng cách thức hoạt động của não bộ con người. FPGA (Field-Programmable Gate Array) là một loại phần cứng có thể được lập trình lại để thực hiện các tác vụ tính toán phức tạp. Việc kết hợp hai công nghệ này hứa hẹn mang lại hiệu suất cao hơn cho các ứng dụng học sâu.

1.2. Tầm quan trọng của Tăng Tốc Mạng Nơron

Tăng tốc mạng nơron không chỉ giúp cải thiện tốc độ xử lý mà còn giảm thiểu tiêu thụ năng lượng. Điều này đặc biệt quan trọng trong các ứng dụng yêu cầu tính toán thời gian thực, như nhận diện hình ảnh và xử lý ngôn ngữ tự nhiên.

II. Vấn Đề và Thách Thức Trong Tăng Tốc Mạng Nơron

Mặc dù có nhiều lợi ích, việc tăng tốc mạng nơron học sâu trên FPGA cũng gặp phải nhiều thách thức. Các vấn đề như khả năng tương thích phần mềm, độ phức tạp trong thiết kế phần cứng và yêu cầu về hiệu suất tính toán là những yếu tố cần được xem xét kỹ lưỡng.

2.1. Khó Khăn Trong Việc Triển Khai

Việc triển khai mạng nơron trên FPGA đòi hỏi kiến thức sâu về cả phần mềm và phần cứng. Các nhà nghiên cứu cần phải hiểu rõ cách thức hoạt động của FPGA để tối ưu hóa hiệu suất.

2.2. Giới Hạn Tài Nguyên Tính Toán

Các thiết bị điện toán biên thường có tài nguyên hạn chế, điều này gây khó khăn trong việc triển khai các mô hình mạng nơron lớn. Cần có các phương pháp tối ưu hóa để giảm thiểu yêu cầu về tài nguyên.

III. Phương Pháp Tăng Tốc Mạng Nơron Trên FPGA

Để giải quyết các thách thức nêu trên, nhiều phương pháp đã được đề xuất nhằm tối ưu hóa mạng nơron trên FPGA. Các phương pháp này bao gồm song song hóa tính toán, tái sử dụng dữ liệu và thiết kế kiến trúc phần cứng hiệu quả.

3.1. Song Song Hóa Tính Toán

Phương pháp song song hóa cho phép thực hiện nhiều phép toán cùng lúc, từ đó tăng tốc độ xử lý. Việc này rất quan trọng trong các ứng dụng yêu cầu tính toán nhanh chóng.

3.2. Tái Sử Dụng Dữ Liệu

Tái sử dụng dữ liệu giúp giảm thiểu lượng dữ liệu cần truyền tải giữa các khối xử lý, từ đó tiết kiệm thời gian và năng lượng. Đây là một yếu tố quan trọng trong việc tối ưu hóa hiệu suất của hệ thống.

IV. Ứng Dụng Thực Tiễn Của Tăng Tốc Mạng Nơron

Các ứng dụng thực tiễn của tăng tốc mạng nơron học sâu trên FPGA rất đa dạng, từ nhận diện hình ảnh đến xử lý ngôn ngữ tự nhiên. Những ứng dụng này không chỉ cải thiện hiệu suất mà còn mở ra nhiều cơ hội mới trong lĩnh vực công nghệ.

4.1. Nhận Diện Hình Ảnh

Trong lĩnh vực nhận diện hình ảnh, việc sử dụng FPGA giúp tăng tốc độ xử lý hình ảnh, cho phép các ứng dụng như nhận diện khuôn mặt hoạt động hiệu quả hơn.

4.2. Xử Lý Ngôn Ngữ Tự Nhiên

FPGA cũng được ứng dụng trong xử lý ngôn ngữ tự nhiên, giúp cải thiện tốc độ và độ chính xác của các mô hình ngôn ngữ, từ đó nâng cao trải nghiệm người dùng.

V. Kết Luận và Tương Lai Của Tăng Tốc Mạng Nơron

Tăng tốc mạng nơron học sâu trên FPGA không chỉ là một xu hướng mà còn là một nhu cầu thiết yếu trong thời đại công nghệ hiện nay. Với những lợi ích vượt trội về hiệu suất và tiết kiệm năng lượng, tương lai của công nghệ này hứa hẹn sẽ rất tươi sáng.

5.1. Hướng Phát Triển Trong Tương Lai

Các nghiên cứu trong tương lai có thể tập trung vào việc phát triển các kiến trúc FPGA mới, tối ưu hóa hơn nữa hiệu suất và khả năng tương thích với các mô hình mạng nơron phức tạp.

5.2. Tác Động Đến Ngành Công Nghiệp

Sự phát triển của công nghệ này sẽ có tác động lớn đến nhiều ngành công nghiệp, từ y tế đến giao thông, mở ra nhiều cơ hội mới cho các ứng dụng thông minh.

Nội dung chính

Tổng quan nghiên cứu

Sự phát triển mạnh mẽ của trí tuệ nhân tạo và học sâu đã tạo ra bước đột phá lớn trong các bài toán thị giác máy tính và xử lý ngôn ngữ tự nhiên. Tuy nhiên, các mô hình mạng nơ-ron học sâu ngày càng mở rộng về quy mô, đòi hỏi năng lực tính toán khổng lồ với hàng triệu tham số. Trong thực tế, các phép tính tích chập chiếm hơn 80% tổng khối lượng tính toán của một mạng nơ-ron tích chập tiêu chuẩn. Việc triển khai các mô hình phức tạp này lên các thiết bị điện toán biên đang đối mặt với rào cản nghiêm trọng do giới hạn ngặt nghèo về tài nguyên phần cứng và công suất tiêu thụ năng lượng.

Nghiên cứu tập trung giải quyết bài toán nghẽn cổ chai tính toán trên thiết bị biên thông qua việc thiết kế và hiện thực một hệ thống tăng tốc mạng nơ-ron học sâu chuyên dụng trên nền tảng phần cứng tái cấu hình FPGA SoC. Mục tiêu cụ thể là xây dựng kiến trúc lõi tính toán song song hóa cao độ, tối ưu hóa luồng dữ liệu và tái sử dụng bộ nhớ cục bộ để giảm thiểu truy cập bộ nhớ ngoài. Phạm vi nghiên cứu được triển khai thực nghiệm từ tháng 9 năm 2020 đến tháng 6 năm 2021 tại Trường Đại học Bách Khoa thuộc Đại học Quốc gia Thành phố Hồ Chí Minh, sử dụng kit phát triển Avnet Ultra96-v2 tích hợp chip Xilinx Zynq UltraScale+ MPSoC ZU3EG.

Ý nghĩa khoa học và thực tiễn của công trình thể hiện qua việc tạo ra một lõi IP tăng tốc độc lập, hoạt động ở tần số 300 MHz, đạt tốc độ xử lý nhanh hơn 15.7 lần so với bộ vi xử lý ARM Cortex-A53 4 nhân chạy ở xung nhịp 1.2 GHz. Kết quả này chứng minh tiềm năng vượt trội của giải pháp phần cứng tùy biến trong việc tối ưu hóa năng lượng và nâng cao hiệu suất xử lý thời gian thực cho các thiết bị thông minh thế hệ mới.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu xây dựng trên nền tảng lý thuyết mạng nơ-ron nhân tạo đa tầng và mạng nơ-ron tích chập chuyên sâu. Cấu trúc mạng tích chập tiêu chuẩn bao gồm ba tầng cơ bản: tầng tích chập thực hiện rút trích đặc trưng không gian qua toán tử nhân tích lũy ma trận, tầng gộp giúp giảm chiều dữ liệu và tầng kết nối đầy đủ phục vụ phân loại đầu ra. Trong miền rời rạc, phép tích chập hai chiều đa kênh kết hợp các tham số đệm và sải bước đòi hỏi hàng triệu phép tính nhân và cộng dồn liên tiếp.

Để giải quyết bài toán tiêu hao năng lượng do truy xuất dữ liệu liên tục từ bộ nhớ ngoài, luận văn áp dụng khung lý thuyết tối ưu hóa kiến trúc cố định trọng số. Hai chiến lược cốt lõi được khai thác triệt để gồm:

• Tái sử dụng dữ liệu theo thời gian: Giữ nguyên giá trị trọng số trong các thanh ghi nội vi suốt nhiều chu kỳ tính toán, rút ngắn khoảng cách tái sử dụng xuống mức tối thiểu bằng 1 chu kỳ để hạn chế đọc bộ nhớ.
• Tái sử dụng dữ liệu theo không gian: Phân phối đồng thời một phần tử dữ liệu đầu vào đến nhiều khối xử lý trên cùng một chu kỳ xung nhịp để thực hiện song song hóa phép tính.

Các khái niệm kỹ thuật trọng tâm bao gồm đơn vị xử lý phần tử, tổng riêng phần, bộ xử lý đa bộ lọc - kênh, bộ đệm toàn cục và giao thức truyền dữ liệu AXI.

Phương pháp nghiên cứu

Nghiên cứu áp dụng phương pháp thiết kế hệ thống từ trên xuống, phân tách rõ ràng giữa lớp phần mềm điều khiển và lớp phần cứng tính toán. Toàn bộ kiến trúc lõi tăng tốc được mô tả bằng ngôn ngữ đặc tả phần cứng Verilog HDL có khả năng tổng hợp cao, đảm bảo tính độc lập và tương thích đa nền tảng.

Dữ liệu kiểm thử sử dụng tập hợp các ma trận hình ảnh và trọng số đa chiều với kích thước linh hoạt từ 1xNxNxC đến KxMxMxC theo định dạng số nguyên 8-bit cố định. Phương pháp chọn mẫu dữ liệu được thực hiện theo nguyên tắc quét toàn diện các cấu hình tích chập phổ biến trong thực tế, bao gồm kích thước bộ lọc 3x3, các mức đệm từ P=0 đến P=1 và sải bước từ S=1 đến S=3. Việc lựa chọn phương pháp phân tích thực nghiệm so sánh trực tiếp giúp đánh giá khách quan độ trễ, thông lượng và hiệu quả sử dụng tài nguyên giữa phần cứng tăng tốc với các bộ xử lý đa nhân.

Hệ thống được mô phỏng chức năng logic trên công cụ Xilinx Vivado Design Suite và nạp bitstream kiểm chứng trực tiếp trên phần cứng thực nghiệm Avnet Ultra96-v2 trong giai đoạn 9 tháng nghiên cứu. Hệ thống tích hợp bộ vi xử lý ARM Cortex-A53 4 nhân, bộ nhớ ngoài 2 GB LPDDR4, khối điều khiển truyền dữ liệu trực tiếp AXI CDMA cùng 784 KB bộ nhớ Block RAM trên chip chia thành 3 bộ đệm chuyên biệt.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình tổng hợp và thực nghiệm trên phần cứng đã mang lại các phát hiện kỹ thuật mang tính đột phá:

• Khả năng xử lý song song vượt trội: Lõi tính toán tích hợp 3 bộ xử lý đa bộ lọc - kênh, mỗi bộ chứa ma trận 3x4 khối xử lý phần tử, cho phép thực hiện đồng thời 36 phép tính nhân tích lũy trên 3 kênh đầu vào, 4 bộ lọc và 3 vị trí trượt trong mỗi chu kỳ xung nhịp 300 MHz.
• Tốc độ tăng tốc ấn tượng: Phần cứng tăng tốc đạt tốc độ xử lý phép tích chập hai chiều nhanh gấp 15.7 lần so với bộ xử lý ARM Cortex-A53 4 nhân và nhanh hơn khoảng 2.4 lần so với bộ xử lý máy tính để bàn Intel 6 nhân khi chạy thuần phần mềm.
• Tối ưu hóa truyền nhận dữ liệu: Việc ứng dụng khối AXI CDMA chuyên dụng giúp giải phóng 100% thời gian của CPU chủ trong khâu vận chuyển dữ liệu ma trận giữa bộ nhớ ngoài và bộ nhớ trong chip.
• Tiết kiệm tài nguyên phần cứng: Toàn bộ thiết kế chiếm dụng tỷ lệ tài nguyên rất khiêm tốn trên chip Zynq ZU3EG, sử dụng dưới 20% trong tổng số 70,560 bảng tra cứu và tận dụng hiệu quả 216 khối Block RAM nội vi, mở ra không gian lớn để tích hợp thêm các module xử lý khác.

Thảo luận kết quả

Hiệu năng vượt trội của hệ thống xuất phát từ việc giải quyết thành công điểm nghẽn truy xuất bộ nhớ thông qua cơ chế cố định trọng số. Khi một ma trận trọng số được nạp vào bộ đệm nội vi 16 KB, các giá trị này được giữ cố định trong thanh ghi cục bộ của từng phần tử xử lý để phục vụ liên tiếp cho nhiều luồng dữ liệu ảnh đầu vào, loại bỏ hoàn toàn độ trễ đọc dữ liệu từ thanh RAM ngoài 2 GB LPDDR4.

Khi quan sát dữ liệu biểu diễn qua biểu đồ cột so sánh thời gian thực thi, thời gian xử lý của phần cứng tăng tốc duy trì ở mức thấp và tuyến tính khi số lượng bộ lọc tăng từ 4 lên 32 bộ lọc. Ngược lại, đồ thị thời gian thực thi của bộ xử lý ARM 4 nhân và Intel 6 nhân tăng vọt theo hàm số mũ do hiện tượng trễ dòng lệnh và hạn chế băng thông bộ nhớ đệm cache.

Bảng số liệu kiểm thử chi tiết cũng khẳng định khi thay đổi kích thước ma trận đầu vào từ 14x14 đến 112x112 với sải bước S=1 hoặc S=3, phần cứng luôn duy trì hệ số tăng tốc ổn định trên 15 lần. Kết quả này hoàn toàn tương thích với các phân tích lý thuyết và vượt trội hơn so với một số nghiên cứu tăng tốc sử dụng phương pháp tính tuần tự trên FPGA trước đây.

Đề xuất và khuyến nghị

Dựa trên kết quả nghiên cứu thực nghiệm, bốn nhóm giải pháp kỹ thuật cụ thể được đề xuất nhằm hoàn thiện và mở rộng khả năng ứng dụng của hệ thống:

• Mở rộng quy mô mảng phần tử xử lý: Tăng số lượng bộ xử lý đa bộ lọc - kênh từ 3 lên 6 khối và mở rộng ma trận phần tử xử lý lên 4x8 nhằm nâng tổng năng lực tính toán lên 192 phép nhân tích lũy song song trên mỗi chu kỳ xung nhịp. Mục tiêu đạt hiệu năng xử lý trên 100 GOPS vào quý 4 năm 2026, do nhóm kỹ sư thiết kế phần cứng vi mạch chủ trì thực hiện.
• Tích hợp kỹ thuật lượng tử hóa thích ứng và nén thưa: Áp dụng phương pháp lượng tử hóa dữ liệu 4-bit kết hợp loại bỏ các trọng số có giá trị tiệm cận 0 nhằm giảm 50% dung lượng bộ đệm Block RAM và tăng 30% tốc độ thực thi. Kế hoạch triển khai trong vòng 6 tháng tới dưới sự phối hợp giữa chuyên gia thuật toán học máy và kỹ sư FPGA.
• Xây dựng trình biên dịch tự động hóa luồng lệnh: Phát triển bộ công cụ phần mềm cho phép tự động chuyển đổi các mô hình học sâu chuẩn như MobileNet hoặc ResNet thành tập lệnh cấu hình thanh ghi điều khiển cho lõi tăng tốc. Thời gian hoàn thiện trong 3 tháng, do đội ngũ phát triển phần mềm hệ thống nhúng đảm nhận.
• Áp dụng kỹ thuật quản lý năng lượng động: Thiết lập cơ chế ngắt xung nhịp cục bộ đối với các khối xử lý tạm thời nhàn rỗi trong quá trình tính toán đệm biên, giúp tiết kiệm 25% công suất tiêu thụ toàn hệ thống trên các thiết bị IoT dùng pin. Thời gian kiểm định trong 12 tháng bởi bộ phận kỹ thuật phần cứng.

Đối tượng nên tham khảo luận văn

Luận văn mang lại giá trị học thuật và ứng dụng thực tiễn cao cho bốn nhóm đối tượng chuyên môn:

• Kỹ sư thiết kế phần cứng vi mạch và FPGA: Nắm bắt phương pháp luận thiết kế hệ thống trên chip, kỹ thuật xây dựng lõi IP xử lý phép tích chập đa kênh và giải pháp quản lý bộ nhớ đệm BRAM tốc độ cao trong các dự án phát triển chip AI thương mại.
• Nhà nghiên cứu và lập trình viên Trí tuệ nhân tạo biên: Tiếp cận phương pháp tối ưu hóa toán tử học sâu từ góc độ kiến trúc phần cứng, hiểu rõ cơ chế tái sử dụng dữ liệu không gian và thời gian để thiết kế các mô hình mạng nơ-ron thân thiện với thiết bị nhúng.
• Giảng viên và học viên cao học chuyên ngành Khoa học Máy tính: Sử dụng công trình làm tài liệu tham khảo chất lượng cao cho các học phần về Kiến trúc máy tính nâng cao, Thiết kế hệ thống nhúng và Đồng thiết kế phần cứng - phần mềm trên nền tảng Xilinx Zynq.
• Doanh nghiệp phát triển giải pháp IoT và Camera thông minh: Vận dụng kiến trúc gia tốc phần cứng để xây dựng các sản phẩm camera AI nhận diện khuôn mặt và vật thể thời gian thực, giúp cắt giảm 40% chi phí phần cứng và tối ưu hóa điện năng vận hành.

Câu hỏi thường gặp

• Tại sao nền tảng FPGA lại vượt trội hơn CPU và GPU trong các ứng dụng AI ở biên? FPGA cho phép tùy biến mạch logic trực tiếp để xử lý song song các phép tính ma trận mà không cần qua tầng biên dịch lệnh phức tạp như CPU. Với xung nhịp hoạt động 300 MHz, FPGA tiêu thụ công suất dưới 5W nhưng vẫn đạt tốc độ xử lý nhanh hơn 15.7 lần so với CPU nhúng, trong khi GPU đòi hỏi nguồn điện lớn vượt quá giới hạn thiết bị biên.

• Kiến trúc cố định trọng số mang lại lợi thế gì cho hệ thống tăng tốc? Cơ chế này lưu giữ các trọng số trong thanh ghi cục bộ của 12 phần tử xử lý suốt quá trình trượt qua các điểm ảnh đầu vào. Giải pháp này giúp cắt giảm hơn 70% số lần truy xuất bộ nhớ ngoài DRAM 2 GB, triệt tiêu độ trễ nghẽn băng thông và giảm thiểu điện năng tiêu thụ toàn mạch.

• Hệ thống có khả năng tương thích với các kiến trúc mạng nơ-ron khác nhau không? Có. Hệ thống được thiết kế dưới dạng lõi IP độc lập điều khiển thông qua bảng thanh ghi cấu hình. Người dùng có thể linh hoạt thiết lập các thông số về kích thước ảnh đầu vào, số kênh, số bộ lọc, độ rộng bước nhảy và kích thước đệm để chạy nhiều mô hình học sâu như AlexNet, VGG hoặc MobileNet.

• Khối AXI CDMA đóng vai trò gì trong việc tối ưu hóa hiệu năng? Khối Central Direct Memory Access hoạt động như một kênh truyền dữ liệu tốc độ cao độc lập giữa bộ nhớ ngoài và 784 KB bộ nhớ Block RAM trên chip. Cơ chế này giải phóng 100% thời gian xử lý của 4 nhân CPU ARM Cortex-A53, cho phép vi xử lý tập trung vào các tác vụ điều khiển ứng dụng cấp cao.

• Thiết kế có thể chuyển dịch sang các dòng chip FPGA khác được không? Hoàn toàn khả thi. Toàn bộ mã nguồn lõi tính toán được viết bằng ngôn ngữ chuẩn Verilog HDL và thiết kế ở mức trừu tượng hóa cao. Thiết kế có thể dễ dàng tổng hợp lại trên các dòng chip khác như Xilinx Artix-7, Kintex-7 hay các dòng FPGA của Intel mà không cần thay đổi cấu trúc vi kiến trúc lõi.

Kết luận

• Công trình đã thiết kế và hiện thực thành công hệ thống tăng tốc mạng nơ-ron học sâu hoàn chỉnh trên nền tảng phần cứng tái cấu hình FPGA SoC.
• Kiến trúc đề xuất đạt tốc độ thực thi phép tích chập hai chiều nhanh gấp 15.7 lần so với bộ xử lý ARM 4 nhân và vượt qua bộ xử lý Intel 6 nhân ở tần số hoạt động 300 MHz.
• Thiết kế kết hợp hiệu quả 36 đơn vị nhân tích lũy song song với cơ chế cố định trọng số, tối ưu hóa triệt để tài nguyên bộ nhớ đệm Block RAM nội vi.
• Toàn bộ mục tiêu nghiên cứu đã được hoàn thành xuất sắc trong thời gian 9 tháng thực nghiệm trên kit phát triển Avnet Ultra96-v2.
• Luận văn cung cấp một giải pháp phần cứng mở, độc lập và khả thi cao cho các ứng dụng trí tuệ nhân tạo thời gian thực trên thiết bị điện toán biên.

Trong giai đoạn 12 tháng tiếp theo, nhóm nghiên cứu hướng tới việc tích hợp thuật toán lượng tử hóa 4-bit và mở rộng mảng tính toán lên 192 đơn vị xử lý. Hãy ứng dụng ngay giải pháp kiến trúc phần cứng tiên tiến này để nâng tầm hiệu năng cho các hệ thống nhúng thông minh của bạn.

Trích đoạn nội dung tài liệu

Đặt vấn đề, giới thiệu tổng quan đề tài, mục tiêu, tính cấp thiết, ý nghĩa khoa học và thực tiễn. Ngoài ra còn trình bày cấu trúc nội dung luận văn. Chương 2 – Cơ sở lý thuyết: Các kiến thức nền tảng về các giải thuật mạng nơ-ron nhân tạo. Một số phương pháp tăng tốc thực thi mạng nơ-ron nhân tạo.

Chương 3 – Các công trình liên quan: Các công trình về hiện thực phần cứng tăng tốc các giải thuật học máy, học sâu trên nền tảng FPGA. Chương 4 – Kiến trúc hệ thống: Trình bày thiết kế kiến trúc hệ thống đề xuất của hệ thống tăng tốc mạng nơ-ron trên nền tảng FPGA SoC. Sử dụng các sơ đồ khối ở mức tổng quan và giải thích để dễ dàng nắm bắt nhiệm vụ của các thành phần trong hệ thống. Chương 5 – Hiện thực hệ thống: Trình bày các thiết kế chi tiết của các khối trong hệ thống.

Chương 6 – Kết quả thực nghiệm: Nêu các kết quả thực nghiệm của hệ thống đã hiện thực, kết quả sử dụng tài nguyên sau tổng hợp. So sánh kết quả trong các trường hợp khác nhau. Chương 7 – Kết luận: Nêu ra kết luận về khả năng và mức độ hiệu quả cũng như những điểm yếu của hệ thống, đồng thời đề xuất giải pháp khắc phục và hướng phát triển trong tương lai. Danh mục công trình đã công bố: Liệt kê các bài báo khoa học đã công bố từ luận văn.

Danh mục tài liệu tham khảo: Trích dẫn các tài liệu được tham khảo.1 Mạng nơ-ron nhân tạo 2.1 Thuật toán perceptron Mạng nơ-ron nhân tạo được lấy ý tưởng từ mạng nơ-ron sinh học. Trong đó, một nơ-ron sẽ nhận các tín hiệu từ các nơ-ron khác, các tín hiệu này được tổng hợp và lưu chuyển đến nơ-ron tiếp theo. Trong mạng nơ-ron nhân tạo, mỗi nốt đơn vị được gọi là 1 perceptron. Mỗi peceptron có cấu tạo như Hình 2.

y wn xn b Hình 2.1: Các thành phần của một perceptron Trong đó, các giá trị đầu vào là một véc-tơ X = (x0 , x1 , ., xn ) gọi là các đặc trưng đầu vào; các giá trị w0 , w1 , ., wn là các trọng số, thể hiện độ mạnh yếu của các tín hiệu đặc trưng, được biểu diễn bằng véc-tơ W = (w0 , w1 , ., wn ); b là bias, đóng vai trò như hệ số tự do điều chỉnh khoảng giá trị khi tổng hợp các input. Khi đi vào perceptron, các đặc trưng đầu vào sẽ được tổng hợp lại theo trọng số, thông qua Công thức 1; n là số chiều của dữ liệu đầu vào; y là kết quả đầu ra sau khi áp dụng một hàm số đối với giá trị z tổng hợp được 5 theo Công thức 2, hàm f gọi là hàm kích hoạt, là một hàm phi tuyến bất kỳ.wi + b = W T X + b (1) i=0 y = f (z) (2) Kết quả của hàm kích hoạt sẽ được so sánh với một ngưỡng, nhằm xác định xem perceptron này có được kích hoạt hay không. Thông thường, giá ngưỡng trị ngưỡng được chọn là 0 và khoảng giá trị của hàm kích hoạt thường nằm trong (-1, 1).2 Các thành phần của mạng nơ-ron nhân tạo Với 1 perceptron, ta đã có một mạng nơ-ron nhân tạo giải quyết được bài toán phân loại tuyến tính. Đối với các bài toán phức tạp hơn, ta có thể dùng nhiều perceptron sắp xếp lại với nhau thành từng tầng, tầng sau nối với tầng trước, tạo thành một mạng kết nối đầy đủ như Hình 2.2 gọi là Fully-connected.

xn input hidden 1 hidden 2 output Hình 2.2: Mạng nơ-ron đa tầng với 2 tầng ẩn 6 Một mạng nơ-ron đa tầng gồm: + Tầng input (input layer): tầng đầu tiên trong mạng, thể hiện các đặc trưng đầu vào. + Tầng ẩn (hidden layer): các tầng ở giữa, có thể 1 hoặc nhiều tầng, chịu trách nhiệm tính toán chính trong mạng. + Tầng output (output layer): tầng ở vị trí sau cùng, thể hiện các giá trị đầu ra của mạng. Số tầng của một mạng nơ-ron đa tầng được tính bằng số tầng ẩn cộng thêm 1.

Một mạng nơ-ron có từ 3 tầng trở lên được gọi là mạng nơ-ron học sâu (DNN).2 Mạng nơ-ron tích chập 2.1 Phép tích chập Trong miền rời rạc, phép tích chập giữa 2 hàm số f (n) đại diện cho một tín hiệu một chiều và g(n) đại diện cho bộ lọc (filter), hay còn gọi là nhân (kernel), được biểu diễn bởi Công thức 3.g(n − i) (3) i=−∞ Trong mạng nơ-ron, phép tích chập được biểu diễn khác đi một chút để thể hiện mối tương quan chéo giữa các giá trị đầu vào X = (x0 , x1 , ., xn ) và các giá trị trọng số W = (w0 , w1 , ., wm ) theo Công thức 4, kết quả đầu ra của phép tích chập này được minh họa ở Hình 2. m yn = ∑ xn+i · wi (4) i=0 Trong Hình 2.3, ta đặt bộ lọc vào vị trí đầu của vec-tơ đầu vào, thực hiện phép tích vô hướng trên đó để tạo ra giá trị đầu ra ở vị trí đầu tiên.3: Phép tích chập một chiều ta trượt bộ lọc đến vị trí cuối của véc-tơ đầu vào để tính tất cả các giá trị đầu ra. Đối với đầu vào là một ma trận, ta cũng có cách làm tương tự, được minh họa trong Hình 2. Ma trận trọng số (bộ lọc) W trượt lần lượt theo chiều ngang và chiều dọc qua tất cả các vị trí của ma trận đầu vào X.

Tại mỗi vị trí, các giá trị tương ứng của 2 ma trận này được nhân với nhau, sau đó cộng lại để tạo ra giá trị ở một vị trí trong ma trận đầu ra Y theo Công thức 5, với i, j là các chỉ số biểu thị cho hàng và cột của ma trận đầu vào, a, b là chỉ số đại diện cho hàng, cột của ma trận trọng số. yi, j = ∑ ∑ wa,b · xi+a, j+b (5) a b Phép tích chập 2 chiều này phù hợp với các ma trận đầu vào là các bức ảnh. Đối với ảnh màu, thông thường được biểu diễn bởi 3 ma trận, đại diện cho 3 kênh. Khi đó, để áp dụng phép tích chập 2 chiều, bộ lọc cũng được mở rộng với số kênh tương ứng.

Lúc này, ta thực hiện 3 phép tích chập 2 chiều giữa ma trận đầu vào và ma trận trọng số với kênh tương ứng. Sau đó, các ma trận đầu ra được cộng lại để tạo ra ma trận đầu ra sau cùng. Phép tích chập 2 chiều đa kênh được minh họa trên Hình 2. Khi đó, công thức phép tích chập 8 x3 * = x3 x3 Hình 2.4: Phép tích chập hai chiều 2 chiều được mở rộng thành Công thức 6, với c là chỉ số biểu thị cho kênh.

yi, j = ∑ ∑ ∑ wa,b,c · xi+a, j+b,c (6) c a b 2.2 Đệm và sải bước Trong các phép tích chập ở trên, dễ dàng thấy được kích thước ma trận đầu ra nhỏ hơn kích thước của ma trận đầu vào. Trong trường hợp cần ma trận đầu ra có cùng kích thước với ma trận đầu vào, hay để không làm mất các thông tin ở biên của ma trận đầu vào, ta chèn thêm các cột, hàng xung quanh biên của ma trận đầu vào. Thông thường, giá trị ở các vị trí trong các hàng, cột được thêm vào là 0 để tránh làm sai lệch, nhiễu thông tin của ma trận đầu vào. Các hàng, cột này gọi là các hàng, cột đệm (padding), số hàng hoặc cột 9 * = + Hình 2.5: Phép tích chập hai chiều đa kênh được thêm vào ở mỗi biên được ký hiệu là P.6 thể hiện phép tích chập 2 chiều với đệm để tạo ra ma trận đầu ra có cùng kích thước với ma trận đầu vào.6: Phép tích chập hai chiều với đệm P = 1 Đối với mạng nơ-ron tích chập, các bộ lọc thường là các ma trận vuông có kích thước [m × m], và m thường được chọn là số lẻ.

Để thuận tiện trong việc tính toán, dữ liệu đặc trưng đầu vào cũng thường được cấu tạo thành ma trận vuông có kích thước [n × n]. Mặc dù P có thể được chọn là một số tự nhiên bất kỳ, nhưng để kích thước ma trận đầu ra bằng ma trận đầu vào, ta cần được chọn thêm m − 1 hàng và cột vào ma trận đầu vào, với m là kích thước ma trận bộ lọc. Khi m là số lẻ thì ta thêm mỗi bên P = (m−1)/2 hàng, cột các giá trị 0. Ngược lại với đệm nhằm tránh mất thông tin của ma trận đầu vào, sải bước (stride) bỏ qua một số hàng, cột của ma trận đầu vào khi trượt cửa sổ bộ lọc trên đó nhằm giảm bớt khối lượng tính toán trên phép tích chập.

Khi trượt bộ lọc trên ma trận đầu vào, ta dịch chuyển bộ lọc theo từng hàng, cột, tuy nhiên, ta có thể bỏ qua một lượng hàng, cột tương ứng với sải bước khi dịch chuyển bộ lọc này. Số hàng, cột được bỏ qua gọi là sải bước, ký hiệu S. Khi đó, công thức tích chập 2 chiều (5) sẽ được mở rộng thành Công thức 7. yi, j = ∑ ∑ wa,b · xi.S+b (7) a b Thông thường, P và S sẽ được chọn sao cho bộ lọc có thể trượt vừa khít với biên trên ma trận đầu vào sau khi đã được đệm, tức biểu thức (n + 2P − m)/S phải là số nguyên.

Từ đây ta có thể tính được kích thước ma trận đầu ra q 11 tương ứng với đệm và sải bước được chọn theo Công thức 8.7 minh họa phép tích chập 2 chiều với đệm P = 1 và sải bước S = 3.7: Phép tích chập hai chiều với đệm P = 1, sải bước S = 3 12 2.3 Mạng nơ-ron tích chập CNN Với một mạng nơ-ron nhân tạo, dữ liệu đầu vào là các đặc trưng đã được rút trích từ các dữ liệu thô. Tuy nhiên, trong một số bài toán, ta có thể không xác định được trước các đặc trưng của dữ liệu thô đầu vào, ví dụ như một bức ảnh. Trong trường hợp này, phép tích chập được sử dụng nhờ vào khả năng tự động rút trích các đặc trưng của mình. Một mạng nơ-ron tích chập từ đó sẽ có một tầng tích chập (Conv layer) dùng để rút trích đặc trưng.

Sau đó, các đặc trưng này được đưa vào tầng kết nối đầy đủ (FC layer) là một mạng full-connected tương tự như các mạng nơ-ron nhân tạo thông thường để thực hiện tính toán đầu ra cho bài toán. Lúc này, khối lượng tính toán trong mạng tăng lên rất nhiều.