Tổng quan về luận án

Sự phát triển mạnh mẽ của thị trường bộ nhớ bán dẫn, đặc biệt là bộ nhớ không bay hơi (Non-Volatile Memory - NVM) và các kiến trúc tính toán phỏng não (Neuromorphic Computing), đang đối mặt với những rào cản vật lý nghiêm trọng khi thu nhỏ kích thước tiến trình CMOS xuống 65 nm và dưới 65 nm. Cốt lõi của các thiết bị này là bóng bán dẫn MOS cực cổng nổi (Floating-Gate MOSFET - FGMOS), linh kiện được phát triển từ nền tảng lý thuyết hai trạng thái ổn định "bi-stable state" đề xuất bởi W. Shockley, Pearson, Kahng và Sze (1967), hoàn thiện qua mô hình MIMIS của Frohman (1974) và cấu trúc bộ nhớ Flash của Fujio Masuoka (1976). Tuy nhiên, lộ trình công nghệ quốc tế cho linh kiện và hệ thống (International Roadmap for Devices and Systems - IRDS) và Intel đã chỉ ra giới hạn tới hạn của độ dày lớp oxit đường hầm (Tunnel Oxide) ở mức xấp xỉ 6 nm. Khi lớp oxit này bị thu mỏng dưới ngưỡng 6 nm, hiện tượng rò rỉ điện tích do dòng rò cưỡng bức điện trường (Stress-Induced Leakage Current - SILC) và dòng rò bức xạ (Radiation-Induced Leakage Current - RILC) trở nên áp đảo, làm suy giảm nghiêm trọng thời gian duy trì dữ liệu (Retention Time), độ bền chu kỳ Ghi/Xóa (Endurance) và cửa sổ bộ nhớ (Memory Window). Đồng thời, việc thu nhỏ lớp oxit còn làm suy giảm tỷ lệ cổng ghép (Gate Coupling Ratio - GCR), khiến linh kiện mất khả năng kiểm soát kênh dẫn và đòi hỏi điện áp hoạt động cao hơn.

Khoảng trống nghiên cứu (Research Gap) then chốt nằm ở việc thiếu các giải pháp tối ưu hóa đồng thời giữa cấu trúc vật lý, bộ thông số công nghệ ảo và mô hình trích xuất tham số dòng một chiều (DC Compact Model) chính xác cho tiến trình CMOS 65 nm, nhằm giải quyết sự đánh đổi giữa tốc độ chuyển mạch, điện áp điều khiển và dòng rò lượng tử. Luận án tiến sĩ của nghiên cứu sinh Đặng Công Thịnh (Trường Đại học Bách Khoa – ĐHQG TP.HCM, 2024) dưới sự hướng dẫn của PGS.TS Hoàng Trang giải quyết triệt để bài toán này thông qua 4 câu hỏi nghiên cứu và giả thuyết cụ thể:

  1. RQ1: Làm thế nào để tự động hóa toàn diện quy trình mô phỏng chế tạo ảo (Virtual Fabrication) và trích xuất đặc tính linh kiện bán dẫn nhằm loại bỏ sai số thủ công và tối ưu hóa không gian thiết kế đa biến? $\rightarrow$ H1: Thiết lập kiến trúc phần mềm TCADAS (Technology Computer-Aided Design Automatic Simulation) tích hợp Python và công cụ TCAD chuẩn công nghiệp sẽ tự động hóa phân tích thống kê và trích xuất tham số $I_{ON}/I_{OFF}$, $V_{th}$, GCR.
  2. RQ2: Cấu hình kích thước và hình thái nào của cấu trúc Nanocrystal FGMOS 65 nm cho phép vượt qua giới hạn vật lý của lớp Tunnel Oxide 6 nm mà vẫn duy trì cửa sổ bộ nhớ rộng và tốc độ cao? $\rightarrow$ H2: Tích hợp mảng chấm lượng tử (Quantum Dots) kích thước 3 nm $\times$ 3 nm với khoảng cách 2 nm $\times$ 3 nm và lớp điện môi đa lớp (Inter-Poly Dielectric - IPD) 15 nm sẽ đạt cửa sổ bộ nhớ $\ge 2.8\text{ V}$ ở điện áp $\pm 6\text{ V}$ và tốc độ Xóa cấp nanosecond.
  3. RQ3: Liệu cấu trúc FGMOS tiêu chuẩn (Standard Continuous FG) có thể tối ưu hóa để đạt hiệu năng vượt trội ở nút công nghệ 65 nm mà không cần chuyển đổi vật liệu phức tạp? $\rightarrow$ H3: Thiết lập độ dày Tunnel Oxide 9 nm kết hợp lớp IPD 15 nm cho phép mở rộng cửa sổ bộ nhớ lên 4.0 V và tốc độ Xóa đạt 0.9 ns tại điện áp điều khiển $\pm 15\text{ V}$.
  4. RQ4: Phương pháp mô hình hóa compact DC nào phản ánh chính xác nhất tương tác phi tuyến và hiệu ứng kênh ngắn của FGMOS 65 nm để ứng dụng trong thiết kế mạch tích hợp? $\rightarrow$ H4: Mô hình tương đương bảo toàn điện tích tích hợp chuẩn BSIM3v3.1 Level 49 sẽ khắc phục hoàn toàn sự sai lệch hình học của mô hình SPICE Level 3 truyền thống khi đối sánh với dữ liệu thực tế từ chip Silicon.

Phạm vi nghiên cứu bao quát toàn diện quy trình thiết kế vật lý, mô phỏng chế tạo ảo TCAD, trích xuất mô hình compact và kiểm chứng thực nghiệm đối chứng với dữ liệu đo đạc trực tiếp trên wafer Silicon 65 nm công nghiệp do tập đoàn NXP Semiconductors cung cấp.

Literature Review và Positioning

Tổng quan các công trình nghiên cứu quốc tế trong nhiều thập kỷ qua chỉ ra ba nhánh tiếp cận chiến lược nhằm khắc phục giới hạn co tỷ lệ của FGMOS:

                                         ([20], [21], [22], [29], [30] & Luận án Đặng Công Thịnh)
  • Hướng tiếp cận cấu trúc mới: Thay thế lớp Polysilicon liên tục bằng các chấm lượng tử rời rạc nhúng trong chất điện môi (Nanocrystal FGMOS) hoặc cấu trúc cực cổng nổi lai (Hybrid Floating Gate - HFG) kết hợp kim loại và bán dẫn (Tiwari et al. [17], [18]). Cấu trúc Nanocrystal hạn chế dòng rò SILC cục bộ qua các bẫy khuyết tật, cho phép làm mỏng Tunnel Oxide xuống dưới 6 nm. Tuy nhiên, nhược điểm chí tử của cấu trúc này là hệ số ghép cổng GCR bị suy giảm nghiêm trọng, dẫn đến cửa sổ bộ nhớ hẹp. Điển hình, nghiên cứu của công trình [19] chỉ đạt cửa sổ bộ nhớ 1.2 V tại điện áp xung 10 V; công trình [18] chỉ đạt 3.0 V tại 12 V.
  • Hướng tiếp cận vật liệu mới: Sử dụng vật liệu 2D như Graphene Flash Memory (GFM) (công trình [13], [27], [28]), vật liệu Molypdenum Disulfide ($MoS_2$) (công trình [24]), màng điện môi $HfO_2$ pha tạp Silicon kết hợp chất phản sắt điện (HSO/AFE) (công trình [23]) hoặc kỹ thuật điều biến hàng rào thế năng oxit biến thiên (Variable Oxide Thickness - VARIOT) (công trình [25]). Dù Graphene giúp kiểm soát mật độ hạt dẫn xuất sắc, các nghiên cứu chế tạo CMOS 65 nm thực tế cho thấy tốc độ chuyển mạch của GFM rất chậm: nghiên cứu [27] ghi nhận thời gian Ghi/Xóa lên tới 1 s / 1 s ở $\pm 18\text{ V}$, và công trình [28] cần 3 s ở $\pm 15\text{ V}$, hoàn toàn không đáp ứng được yêu cầu của bộ nhớ tốc độ cao.
  • Hướng tiếp cận cải tiến FGMOS tiêu chuẩn: Tối ưu hóa các lớp màng mỏng Oxit-Nitro hóa-Oxit (Oxide-Nitride-Oxide - ONO) và hình học kênh dẫn (công trình [20], [21], [22], [29], [30]). Cấu trúc tiêu chuẩn duy trì được GCR cao, đạt cửa sổ bộ nhớ lớn (từ 2.0 V đến 9.0 V trong các công trình [20], [21]) và tốc độ Ghi vượt trội (10 ms ở $\pm 18\text{ V}$ trong [29], 1 ms ở $\pm 15\text{ V}$ trong [30]), nhưng gặp thách thức lớn trong việc kiểm soát dòng rò khi Tunnel Oxide tiếp cận ngưỡng 6 nm.

Về công cụ mô phỏng tự động hóa TCAD, các nghiên cứu quốc tế như Impulse TCAD (năm 2019 [35], 2020 [38]) chuyên sâu về Negative-Capacitance FET và động học phonon, RD50 [36] tập trung vào tổn hại bức xạ trên đầu dò Silicon, MINO ANN [37] áp dụng mạng nơ-ron giảm chi phí tính toán 3D TCAD, hay NESS [39] phát triển trên nền DEVSIM cho linh kiện sắt điện. Các công cụ này đều mang tính chuyên biệt hẹp, mã nguồn đóng hoặc thiếu quy trình mở rộng cho thiết kế FGMOS hoàn chỉnh từ công nghệ chế tạo đến trích xuất compact model.

Luận án định vị nghiên cứu tại giao điểm đột phá: kết hợp song song việc tối ưu hóa hình thái nano cho cấu trúc Nanocrystal (hướng 1) và tái cấu trúc hình học cho cấu trúc tiêu chuẩn (hướng 3), đồng thời kiến tạo nền tảng tự động hóa TCADAS mã nguồn mở và xây dựng công cụ trích xuất mô hình DC cấp công nghiệp BSIM3v3.1 Level 49.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mở rộng và hoàn thiện các khung lý thuyết kinh điển trong vật lý bán dẫn vi mô:

  1. Lý thuyết phát xạ điện tử nóng qua kênh dẫn (Channel Hot Electron - CHE): Mở rộng mô hình "Lucky-electron" trong điều kiện điện trường phân cực mạnh ở nút công nghệ 65 nm. Luận án mô hình hóa chính xác mật độ dòng $I_{CHE}$ thông qua công thức phụ thuộc hàm mũ vào đỉnh điện trường tại tiếp giáp máng $E_M$: $$I_{CHE} = C \cdot I_{DS} \cdot \exp\left(-\frac{\Phi_B}{q \cdot \lambda \cdot E_M}\right)$$ với $\lambda = 7 \div 10\text{ nm}$ là quãng đường tự do trung bình của electron, $\Phi_B$ là rào thế tiếp giáp $Si/SiO_2$, và xác định chính xác độ sụt áp vùng thắt kênh $(V_{DS} - V_{DS,sat})$ cùng biến thiên chiều dài hiệu dụng $\Delta L$.
  2. Lý thuyết xuyên hầm lượng tử Fowler-Nordheim (FN Tunneling): Tích hợp phép xấp xỉ Wentzel-Kramers-Brillouin (WKB) và mô hình khí electron tự do để giải phương trình mật độ dòng xuyên hầm $J_{FN}$: $$J_{FN} = A_{FN} \cdot F_{OX}^2 \cdot \exp\left(-\frac{B_{FN}}{F_{OX}}\right)$$ với $F_{OX}$ là cường độ điện trường qua lớp Tunnel Oxide, chiều cao rào thế $\Phi_B = 3.12\text{ eV}$ cho tiếp xúc $Si/SiO_2$ và $\Phi_B = 2.9\text{ eV}$ cho $Poly\text{-}Si/SiO_2$, khối lượng hiệu dụng của electron trong oxit $m_{OX} = 0.5 \cdot m_0$.
  3. Lý thuyết cân bằng điện tích trên nút cổng nổi đa cực (Charge-Balance Multi-Terminal Model): Bác bỏ sự đơn giản hóa cố định của tỷ lệ ghép tụ tĩnh cổ điển $\alpha_j = C_j/C_T$. Thay vào đó, luận án thiết lập phương trình bảo toàn điện tích động tại cực cổng nổi: $$Q_{FG} = C_{CG}(V_{FG} - V_{CG}) + C_D(V_{FG} - V_D) + C_S(V_{FG} - V_S) + C_B(V_{FG} - V_B) + q_{channel}(V_{FG}, V_D, V_S, V_B)$$ chứng minh hiện tượng "drain turn-on" và sự phụ thuộc phi tuyến của hỗ dẫn $g_m$ vào điện áp cực máng $V_{DS}$ trong vùng bão hòa, giải quyết triệt để khiếm khuyết của các mô hình phân tích tĩnh.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp đa tầng ba lý thuyết nền tảng: Động học lượng tử hạt dẫn (Quantum Transport Kinetics), Nhiệt động học bẫy điện tích nano (Nanoscale Charge Trapping) và Lý thuyết mô hình compact mạch tích hợp bán dẫn (SPICE Compact Modeling).

  • Cách tiếp cận phân tích mới: Khởi tạo chuỗi liên kết khép kín từ mô phỏng công nghệ 2D/3D (Process TCAD - Athena), mô phỏng vật lý linh kiện (Device TCAD - Atlas), trích xuất tự động qua công cụ tự phát triển TCADAS, đến mô hình hóa tương đương (BSIM3v3.1 Level 49 trong LTSpice) và kiểm chứng thực nghiệm Silicon.
  • Điều kiện biên (Boundary Conditions): Nút công nghệ CMOS 65 nm, dải nhiệt độ hoạt động chuẩn $T = 300\text{ K}$, điện áp điều khiển cổng $V_{CG}$ từ $-15\text{ V}$ đến $+15\text{ V}$, nồng độ pha tạp Substrate P-type $10^{15}\text{ cm}^{-3}$, N-well và Source/Drain nồng độ cao $10^{20}\text{ cm}^{-3}$, vật liệu cách điện IPD cấu trúc ONO và Tunnel Oxide $SiO_2$.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Luận án tuân thủ triết lý thực chứng (Positivism) kết hợp phương pháp luận diễn dịch - thực nghiệm (Deductive-Empirical Method). Thiết kế nghiên cứu đa cấp độ (Multi-level Research Design) được triển khai qua 4 tầng cấu trúc:

Quy trình nghiên cứu rigorous

Quy trình mô phỏng chế tạo và kiểm chứng đặc tính tuân thủ các bước nghiêm ngặt:

  1. Khởi tạo và chia lưới (Mesh Generation): Thiết kế lưới thích ứng 2D/3D. Mật độ lưới được làm mịn cực cao tại các vùng tiếp giáp dị thể $Si/SiO_2$, lớp Tunnel Oxide và biên các chấm Nanocrystal (kích thước ô lưới $< 0.1\text{ nm}$) nhằm đảm bảo sự hội tụ nghiệm của hệ phương trình vi phân phi tuyến.
  2. Quy trình chế tạo ảo (Virtual Fabrication Flow):
    • Tạo đế P-type Silicon hướng tinh thể $\langle 100 \rangle$.
    • Cấy ion định hình giếng P-well / N-well, oxy hóa nhiệt tạo lớp Tunnel Oxide ($6\text{ nm}$ cho Nanocrystal, $9\text{ nm}$ cho cấu trúc tiêu chuẩn).
    • Lắng đọng cực cổng nổi: Cấu trúc tiêu chuẩn sử dụng màng Polysilicon liên tục; cấu trúc Nanocrystal sử dụng kỹ thuật khắc mảng chấm lượng tử $3\text{ nm} \times 3\text{ nm}$ với khoảng cách $2\text{ nm} \times 3\text{ nm}$.
    • Lắng đọng màng điện môi IPD cấu trúc ba lớp ONO tổng bề dày $15\text{ nm}$.
    • Lắng đọng cực điều khiển Polysilicon, cấy ion pha tạp Source/Drain ($As^+$, liều lượng $5 \times 10^{15}\text{ cm}^{-2}$, năng lượng $20\text{ keV}$), ủ nhiệt hoạt hóa (RTA).
    • Tạo lớp bảo vệ oxit (Passivation) và kim loại hóa tiếp xúc Aluminum.
  3. Tam giác đạc kiểm chứng (Triangulation): Kết hợp kiểm chứng chéo giữa giải tích toán học, mô phỏng số phần tử hữu hạn (TCAD Silvaco), mô phỏng mạch tương đương SPICE và dữ liệu đo đạc vật lý từ linh kiện chế tạo thực tế của NXP Semiconductors.
                           [Mô phỏng TCAD Silvaco (Athena/Atlas)]

Data và phân tích

  • Công cụ phần mềm: Bộ công cụ TCAD Silvaco (Athena, Atlas), phần mềm tự phát triển TCADAS (Python 3.x), công cụ công nghiệp Keysight ICCAP, và trình mô phỏng mạch LTSpice.
  • Tham số trích xuất: Toàn bộ họ đặc tuyến tĩnh $I_{DS}-V_{CG}$ (dải tuyến tính và Logarithmic), $I_{DS}-V_{DS}$ tại các điều kiện phân cực cực nền $V_{SB}$ ($0\text{ V}, 1\text{ V}, 2\text{ V}, 3\text{ V}$) và cực máng $V_D$ ($0.1\text{ V}, 1\text{ V}, 2\text{ V}, 3\text{ V}$).
  • Thuật toán tự động hóa TCADAS: Triển khai giải thuật quét ma trận tham số, tự động kiểm tra điều kiện hội tụ tại từng bước chế tạo (Verify Step) và kết xuất tập tin dữ liệu cấu hình *.in cùng bảng thông số ngõ ra định dạng chuẩn *.csv.

Phát hiện đột phá và implications

Những phát hiện then chốt

Nghiên cứu mang lại 4 phát hiện thực nghiệm và mô phỏng đột phá, được minh chứng bằng các số liệu định lượng chuẩn xác:

Chỉ số hiệu năng Nanocrystal FGMOS (Đề xuất) Standard FGMOS (Đề xuất) Các nghiên cứu quốc tế đối chứng
Độ dày Tunnel Oxide $6\text{ nm}$ $9\text{ nm}$ $10\text{ nm}$ (Nghiên cứu [24]), $\ge 10\text{ nm}$ (IRDS)
Bề dày lớp IPD (ONO) $15\text{ nm}$ $15\text{ nm}$ $20 \div 30\text{ nm}$ (Chuẩn thông thường)
Kích thước / Cấu hình FG Dots: $3\text{ nm} \times 3\text{ nm}$, cách $2\text{ nm} \times 3\text{ nm}$ Màng Polysilicon liên tục Màng Graphene [27], [28] hoặc hạt $10\text{ nm}$ [18]
Cửa sổ bộ nhớ ($\Delta V_{th}$) $2.8\text{ V}$ (@ $V_{CG} = \pm 6\text{ V}$) $4.0\text{ V}$ (@ $V_{CG} = \pm 6\text{ V}$) $1.2\text{ V}$ (@ $10\text{ V}$) [19]; $2.0\text{ V}$ (@ $9\text{ V}$) [20]; $3.0\text{ V}$ (@ $12\text{ V}$) [18]
Tốc độ Xóa ($t_{Erase}$) $2.6\text{ ns}$ (@ $\pm 9\text{ V}, \pm 12\text{ V}, \pm 15\text{ V}$) $1\text{ }\mu\text{s}$ (@ $\pm 9\text{ V}$)
$15\text{ ns}$ (@ $\pm 12\text{ V}$)
$0.9\text{ ns}$ (@ $\pm 15\text{ V}$)		 $1\text{ s}$ (@ $\pm 18\text{ V}$) [27]; $3\text{ s}$ (@ $\pm 15\text{ V}$) [28]; $10\text{ ms}$ (@ $\pm 18\text{ V}$) [29]
Dòng rò & Độ duy trì Vượt trội sau $10^5$ chu kỳ, $10\text{ năm}$ Ổn định sau $10^5$ chu kỳ, $10\text{ năm}$ Suy giảm mạnh khi oxit $< 6\text{ nm}$ trong FGMOS cũ
  1. Phá vỡ giới hạn vật lý 6 nm của Tunnel Oxide ở cấu trúc Nanocrystal: Việc phân bố các chấm lượng tử $3\text{ nm} \times 3\text{ nm}$ độc lập ngăn chặn hoàn toàn sự rò rỉ điện tích dây chuyền qua bẫy điện môi. Cấu trúc đạt cửa sổ bộ nhớ $2.8\text{ V}$ ở điện áp thấp $\pm 6\text{ V}$ (vượt xa mức $1.2\text{ V}$ tại $10\text{ V}$ của nghiên cứu [19]) và tốc độ Xóa đạt kỷ lục $2.6\text{ ns}$.
  2. Tối ưu hóa siêu việt của cấu trúc FGMOS tiêu chuẩn: Với bộ thông số Tunnel Oxide $9\text{ nm}$ và IPD $15\text{ nm}$, linh kiện đạt cửa sổ bộ nhớ $4.0\text{ V}$ ở điện áp thấp $\pm 6\text{ V}$. Tốc độ Xóa đạt $0.9\text{ ns}$ ở điện áp $\pm 15\text{ V}$ và $15\text{ ns}$ ở $\pm 12\text{ V}$, nhanh hơn hàng triệu lần so với các cấu trúc Graphene trong công trình [27] ($1\text{ s}$) và [28] ($3\text{ s}$).
  3. Phát hiện nghịch lý về mô hình hóa DC kênh ngắn: Mô hình công nghiệp ICCAP Level 3 truyền thống xuất hiện sai số lớn khi thu nhỏ chiều dài kênh dẫn $L$ do bỏ qua hiệu ứng điều biến chiều dài kênh và vận tốc bão hòa trôi. Ngược lại, mô hình tương đương mạch tích hợp bảo toàn điện tích kết hợp BSIM3v3.1 Level 49 do tác giả xây dựng đạt độ khớp hoàn hảo với dữ liệu Silicon thực tế từ NXP Semiconductors (Bảng 7.1 & 7.2 trong luận án).
  4. Hiệu năng tự động hóa vượt trội của công cụ TCADAS: Giảm hơn 80% thời gian thiết lập mô phỏng thủ công, tự động hóa xử lý biến thiên quy trình (Process Variation) và trích xuất dữ liệu không lỗi.

Implications đa chiều

  • Về mặt lý thuyết: Cung cấp mô hình toán học hoàn chỉnh về cân bằng điện tích động cho FGMOS 65 nm, làm sáng tỏ cơ chế bẫy điện tích trên mảng chấm lượng tử nano dưới tác động của trường điện cao.
  • Về mặt phương pháp luận: Thiết lập framework mô phỏng chế tạo ảo tự động hóa (TCADAS) có khả năng chuyển giao và áp dụng trực tiếp cho các họ linh kiện bán dẫn tiên tiến khác như SOI MOSFET, FinFET, GAA-FET và GaN HEMT.
  • Về mặt ứng dụng thực tiễn: Cung cấp bộ thông số công nghệ (Design Rules & Process Parameters) chuẩn xác cho các nhà máy đúc vi mạch (Foundry) và các nhóm thiết kế bộ nhớ Flash nhúng, chip AI phỏng não tốc độ cao và tiêu tán công suất thấp.

Limitations và Future Research

Mặc dù đạt được những kết quả đột phá, luận án thẳng thắn thừa nhận các giới hạn học thuật:

  • Giới hạn kiểm chứng vật lý trực tiếp: Do điều kiện phòng thí nghiệm trong nước chưa trang bị dây chuyền chế tạo FAB 65 nm hoàn chỉnh, việc kiểm chứng thực nghiệm cấu trúc Nanocrystal được thực hiện gián tiếp thông qua mô phỏng TCAD độ chính xác cao đối chuẩn với wafer FGMOS tiêu chuẩn 65 nm của NXP Semiconductors.
  • Giới hạn mô hình ICCAP Level 3: Phương pháp trích xuất mô hình mức 3 chỉ đảm bảo độ chính xác chấp nhận được ở kích thước hình học kênh dẫn lớn ($W, L$ lớn), độ chính xác suy giảm khi kích thước tiệm cận giới hạn 65 nm.
  • Chưa khảo sát hiệu ứng nhiệt độ cực đoan: Nghiên cứu tập trung chủ yếu tại nhiệt độ phòng tiêu chuẩn ($300\text{ K}$), chưa mở rộng phân tích dao động nhiệt sâu từ $-40^\circ\text{C}$ đến $125^\circ\text{C}$ theo tiêu chuẩn công nghiệp ô tô (Automotive Grade).

Chương trình nghiên cứu tương lai (Future Research Agenda):

  1. Mở rộng công cụ TCADAS sang hỗ trợ các cấu trúc 3D phức tạp như 3D NAND Flash dạng trụ đứng (GAA vertical channels) và Transistor cổng vòm (Gate-All-Around FET).
  2. Hiện thực hóa quy trình chế tạo mảng chấm Nanocrystal trên dây chuyền Pilot FAB thực tế và đo đạc phổ bẫy sâu (Deep-Level Transient Spectroscopy - DLTS).
  3. Nâng cấp bộ công cụ trích xuất mô hình sang chuẩn BSIM4 và BSIM-CMG cho các công nghệ sub-22 nm.
  4. Ứng dụng linh kiện Nanocrystal FGMOS trong thiết kế mảng nhớ Synapse nhân tạo cho mạng nơ-ron học sâu (Deep Neural Networks).

Tác động và ảnh hưởng

  • Tác động học thuật quốc tế: Công trình đã công bố các bài báo chất lượng cao trên các tạp chí quốc tế uy tín thuộc danh mục ISI/Scopus:
    • Heliyon (Elsevier, SCIE, Scopus Q1, IF = 4.0): Công bố thiết kế công cụ TCADAS và case study FGMOS 65 nm.
    • Ain Shams Engineering Journal (Elsevier, SCIE, Scopus Q1, IF = 6.0): Công bố chế tạo ảo và tối ưu hóa đặc tính FGMOS 65 nm tiêu chuẩn.
    • Modelling and Simulation in Engineering (Wiley, Scopus Q2, IF = 3.0): Công bố thiết kế hiệu năng cao Nanocrystal FGMOS 65 nm.
    • Kèm theo 2 bài báo trên tạp chí ASTESJ và 2 báo cáo hội nghị quốc tế chuẩn IEEE (ISEE) và Springer (LNCS/LNDECT).
  • Đóng góp mã nguồn mở cho cộng đồng khoa học: Toàn bộ mã nguồn công cụ TCADAS và công cụ trích xuất mô hình DC compact đã được công khai minh bạch trên GitHub:
  • Tác động công nghiệp và xã hội: Hỗ trợ trực tiếp cho ngành công nghiệp vi mạch bán dẫn đang phát triển tại Việt Nam, rút ngắn chu kỳ R&D thiết kế chip, tiết kiệm hàng triệu USD chi phí thử nghiệm chế tạo (Test Chips/Masks) nhờ quy trình mô phỏng ảo hóa chính xác cao.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và học giả chuyên ngành Vi điện tử: Thụ hưởng bộ công cụ tự động hóa TCADAS mã nguồn mở và phương pháp luận thiết kế lưới/mô phỏng chế tạo ảo chuẩn mực để mở rộng các đề tài nghiên cứu bán dẫn.
  • Kỹ sư R&D thiết kế vi mạch (IC Designers): Tiếp cận bộ thư viện tham số mô hình BSIM3v3.1 Level 49 đã được kiểm chứng chuẩn xác với Silicon để tích hợp ngay vào các công cụ EDA thương mại (Synopsys, Cadence, LTSpice) cho thiết kế bộ nhớ nhúng và mạch tương tự hỗn hợp (Analog/Mixed-Signal).
  • Các nhà máy đúc bán dẫn (Foundries) và viện nghiên cứu công nghệ: Ứng dụng các quy tắc thiết kế màng mỏng Tunnel Oxide ($6\text{ nm}$ và $9\text{ nm}$) cùng lớp ONO $15\text{ nm}$ nhằm nâng cao hiệu suất xuất xưởng (Yield) của chip nhớ không bay hơi.
  • Nhà hoạch định chính sách phát triển công nghệ cao: Cơ sở dữ liệu khoa học thực chứng để đầu tư trọng điểm vào các công cụ EDA nội địa hóa và đào tạo nguồn nhân lực bán dẫn chất lượng cao.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết nào?

Đóng góp độc đáo nhất là việc hoàn thiện Mô hình cân bằng điện tích phi tuyến trên nút cực cổng nổi đa cực (Charge-Balance Multi-Terminal Model) kết hợp hiệu ứng bẫy lượng tử rời rạc. Luận án đã mở rộng lý thuyết điện dung tĩnh cổ điển của Brown & Brewer bằng cách tích hợp trực tiếp sự phụ thuộc phân cực của điện tích kênh dẫn $q_{channel}(V_{FG}, V_D, V_S, V_B)$ vào phương trình bảo toàn tại nút FG. Điều này cho phép dự báo chính xác hiện tượng "drain turn-on" và sự biến thiên hỗ dẫn $g_m$ theo $V_{DS}$ trong vùng bão hòa, giải quyết bài toán thiếu chính xác kéo dài nhiều thập kỷ của các mô hình giải tích mạch.

2. Đổi mới phương pháp luận của nghiên cứu khi so sánh với các công trình quốc tế?

So với các công cụ mô phỏng bán dẫn tự động trước đây như Impulse TCAD ([35], chuyên biệt cho NC-FET), RD50 ([36], giới hạn ở tổn hại bức xạ) hay MINO ANN ([37], chỉ tập trung vào xấp xỉ tính toán), luận án đã tạo ra một bước nhảy vọt về phương pháp luận:

  • Xây dựng nền tảng TCADAS tích hợp hoàn chỉnh quy trình khép kín 5 bước: Nhập tham số $\rightarrow$ Tự động sinh lưới thích ứng 2D/3D $\rightarrow$ Điều khiển mô phỏng chế tạo đa lớp bằng Athena $\rightarrow$ Phân tích vật lý đa biến bằng Atlas $\rightarrow$ Tự động trích xuất bảng đặc tính *.csv.
  • Cung cấp kiến trúc mở cho phép cấu hình linh hoạt cho nhiều loại linh kiện bán dẫn khác nhau (MOSFET, SOI, HEMT) với mã nguồn công khai, điều mà các công trình đi trước hoàn toàn khép kín.

3. Phát hiện thực nghiệm / mô phỏng nào gây bất ngờ nhất và bằng chứng dữ liệu?

Phát hiện bất ngờ nhất là cấu trúc FGMOS tiêu chuẩn khi được tối ưu hóa hình học chính xác (Tunnel Oxide $9\text{ nm}$, IPD $15\text{ nm}$) có thể đạt tốc độ Xóa kỷ lục $0.9\text{ ns}$ ở điện áp $\pm 15\text{ V}$ và $15\text{ ns}$ ở $\pm 12\text{ V}$, đồng thời mang lại cửa sổ bộ nhớ lên tới $4.0\text{ V}$ ngay tại điện áp thấp $\pm 6\text{ V}$. Kết quả này phản bác quan điểm phổ biến cho rằng FGMOS tiêu chuẩn không thể cạnh tranh về tốc độ và điện áp hoạt động với các vật liệu mới, chứng minh tốc độ của cấu trúc đề xuất nhanh hơn cấu trúc Graphene trong công trình [28] ($3\text{ s}$) tới hơn $3 \times 10^9$ lần.

4. Luận án có cung cấp giao thức tái lập nghiên cứu (Replication Protocol) không?

Có, giao thức tái lập được cung cấp cực kỳ chi tiết và minh bạch ở mức độ cao nhất:

  • Toàn bộ lưu đồ giải thuật mã giả (Pseudo-code), quy trình cung cấp thông số đầu vào từng bước chế tạo (Substrate, P-well, Tunnel Oxide, Floating Gate, IPD, Control Gate, Source/Drain Implantation, Contact Metallization) được công bố chi tiết trong Chương 3, 4, 5.
  • Toàn bộ mã nguồn phần mềm TCADAS và công cụ trích xuất DC Extraction Tool được đóng gói mở trên GitHub kèm bộ thông số mô phỏng chuẩn, cho phép bất kỳ phòng thí nghiệm nào cũng có thể tái lập chính xác 100% kết quả nghiên cứu.

5. Chương trình nghị sự nghiên cứu 10 năm tới được phác thảo ra sao?

Nghiên cứu phác thảo lộ trình 10 năm với 3 giai đoạn chiến lược:

  • Giai đoạn 1 (2024–2026): Mở rộng TCADAS hỗ trợ các tiến trình 3D Gate-All-Around (GAA) và FinFET sub-10 nm; trích xuất mô hình compact chuẩn BSIM-CMG.
  • Giai đoạn 2 (2027–2030): Chế tạo thử nghiệm thực tế mảng nhớ Nanocrystal FGMOS trên nền tảng vật liệu bán dẫn băng thông rộng (GaN/SiC) phục vụ môi trường bức xạ cao và ô tô điện.
  • Giai đoạn 3 (2031–2034): Tích hợp mảng nhớ Nanocrystal FGMOS thành khối nhớ Synapse phỏng não mật độ siêu cao phục vụ điện toán biên (Edge Neuromorphic AI) với mức tiêu thụ năng lượng cấp Femto-Joule trên mỗi phép tính.

Kết luận

Luận án tiến sĩ của tác giả Đặng Công Thịnh đã hoàn thành xuất sắc các mục tiêu nghiên cứu với 6 đóng góp cốt lõi mang tính bước ngoặt:

  1. Thiết kế và phát triển thành công công cụ TCADAS mã nguồn mở, tự động hóa toàn diện quy trình mô phỏng chế tạo ảo và phân tích đặc tính linh kiện bán dẫn, giải quyết triệt để vấn đề tiêu tốn tài nguyên và sai sót con người trong nghiên cứu TCAD.
  2. Xác lập bộ thông số hình học tối ưu cho Nanocrystal FGMOS 65 nm (Tunnel Oxide $6\text{ nm}$, IPD $15\text{ nm}$, Quantum dots $3\text{ nm} \times 3\text{ nm}$), đạt cửa sổ bộ nhớ $2.8\text{ V}$ ở điện áp $\pm 6\text{ V}$ và tốc độ Xóa $2.6\text{ ns}$, vượt qua rào cản co tỷ lệ 6 nm của IRDS.
  3. Tối ưu hóa thành công cấu trúc FGMOS tiêu chuẩn 65 nm (Tunnel Oxide $9\text{ nm}$, IPD $15\text{ nm}$), đạt cửa sổ bộ nhớ $4.0\text{ V}$ tại điện áp điều khiển thấp $\pm 6\text{ V}$ và tốc độ Xóa đạt $0.9\text{ ns}$ tại $\pm 15\text{ V}$.
  4. Hệ thống hóa toàn diện phương pháp trích xuất mô hình DC compact, chỉ ra giới hạn hình học của ICCAP Level 3 và xây dựng thành công công cụ trích xuất mô hình tương đương BSIM3v3.1 Level 49 dựa trên nguyên lý cân bằng điện tích chính xác cao.
  5. Kiểm chứng thực nghiệm xuất sắc với dữ liệu chế tạo thực tế trên wafer Silicon 65 nm từ NXP Semiconductors, khẳng định độ tin cậy và tính tương thích công nghiệp của các mô hình và thông số đề xuất.
  6. Công bố quốc tế ấn tượng với 3 bài báo SCIE/Scopus (2 bài Q1, 1 bài Q2) và chuyển giao mã nguồn mở toàn bộ các công cụ phát triển cho cộng đồng khoa học vi mạch toàn cầu.

Công trình tạo nền tảng vững chắc, mở ra các hướng nghiên cứu đột phá cho thế hệ bộ nhớ không bay hơi tiên tiến và vi mạch tính toán phỏng não trong kỷ nguyên trí tuệ nhân tạo.