Tổng quan luận án

Luận án tiến sĩ với đề tài "Nghiên cứu, thiết kế, mô phỏng chế tạo MOS cực cổng nổi" (tên tiếng Anh: Study, Design, Simulate Fabrication Process of Floating Gate MOS) được thực hiện bởi nghiên cứu sinh Đặng Công Thịnh, dưới sự hướng dẫn khoa học của PGS. TS Hoàng Trang tại Trường Đại học Bách khoa – Đại học Quốc gia TP. Hồ Chí Minh (năm 2024), thuộc chuyên ngành Kỹ thuật Điện tử, mã số chuyên ngành 9520203.

Tính cấp thiết và khoảng trống nghiên cứu

MOS cực cổng nổi (Floating-gate MOS transistor – FGMOS) là phần tử cốt lõi trong các dòng bộ nhớ không bay hơi (Non-Volatile Memory – NVM) như EPROM, EEPROM, Flash memory (NAND, NOR), đồng thời đóng vai trò quan trọng trong thiết kế mạch tương tự - tín hiệu hỗn hợp (Analog Mixed-Signal) và các kiến trúc tính toán mô phỏng thần kinh (Neuromorphic computing, Deep Neural Networks – DNNs). Trong tiến trình thu nhỏ kích thước hình học của công nghệ CMOS nhằm nâng cao tốc độ, giảm công suất tiêu thụ và hạ giá thành chế tạo, việc thu hẹp linh kiện gặp phải rào cản vật lý lớn: giới hạn độ dày của lớp oxit đường hầm (Tunnel Oxide). Theo định hướng của tổ chức IRDS và tập đoàn Intel, độ dày tới hạn của lớp Tunnel Oxide đối với tiến trình 65 nm nằm trong khoảng 6 nm đến 9–10 nm. Khi lớp Tunnel Oxide bị thu mỏng quá mức, hiện tượng rò rỉ điện tích lưu trữ trên cực cổng nổi qua cơ chế đường hầm lượng tử gia tăng mạnh, gây ra tổn hao công suất tĩnh lớn và làm suy giảm nghiêm trọng các chỉ tiêu chất lượng của linh kiện như thời gian duy trì điện tích (Retention time), độ bền chịu đựng chu kỳ Ghi/Xóa (Endurance), và độ rộng cửa sổ bộ nhớ (Memory window).

Đồng thời, sự suy giảm độ dày lớp cách điện cũng dẫn đến sự sụt giảm hệ số ghép cổng (Gate Coupling Ratio – GCR). Khi giá trị GCR thấp hơn ngưỡng 0,6, hiệu quả kiểm soát điện trường của cổng điều khiển bị suy giảm, đòi hỏi phải tăng biên độ điện áp hoạt động để bù đắp cho phần sụt giảm điện dung. Mặt khác, quy trình thiết kế và mô phỏng linh kiện bằng các công cụ TCAD truyền thống đòi hỏi cấu hình thủ công phức tạp, tốn nhiều thời gian tính toán và tiềm ẩn nguy cơ sai số. Việc thiếu các mô hình DC chính xác, tương thích với các công cụ SPICE ở nút công nghệ 65 nm, gây khó khăn cho việc tích hợp mô phỏng mức mạch.

Mục tiêu nghiên cứu

Luận án xác định bốn mục tiêu nghiên cứu cụ thể được đánh số như sau:

  1. Xây dựng phương pháp và phát triển công cụ tự động hóa mô phỏng TCADAS (Technology Computer-Aided Design Automatic Simulation) bằng ngôn ngữ Python kết hợp các bộ giải TCAD nhằm tự động hóa quy trình chế tạo ảo, khảo sát biến thiên công nghệ và trích xuất dữ liệu đặc tính.
  2. Thiết kế và khảo sát cấu trúc Nanocrystal MOS cực cổng nổi cho công nghệ CMOS 65 nm; đề xuất bộ thông số hình học tối ưu (Tunnel Oxide 6 nm, IPD 15 nm, kích thước và khoảng cách các hạt lượng tử) nhằm mở rộng cửa sổ bộ nhớ và tăng tốc độ Xóa ở dải điện áp thấp.
  3. Thiết kế và tối ưu hóa bộ thông số cấu trúc MOS cực cổng nổi tiêu chuẩn cho công nghệ CMOS 65 nm (Tunnel Oxide 9 nm, IPD 15 nm) nhằm cải thiện hiệu năng hoạt động.
  4. Xây dựng phương pháp trích xuất mô hình DC cho MOS cực cổng nổi (sử dụng công cụ ICCAP với mô hình Mức 3 và xây dựng công cụ trích xuất mô hình tương đương BSIM3v3.1 Mức 49 trên LTSpice), sau đó tiến hành kiểm chứng kết quả mô phỏng với dữ liệu thực nghiệm đo đạc từ linh kiện chế tạo thực tế trên silicon 65 nm trong công nghiệp.

Đối tượng và phạm vi nghiên cứu

  • Đối tượng nghiên cứu: Linh kiện MOS cực cổng nổi ở hai dạng cấu trúc: cấu trúc Nanocrystal (cực cổng nổi cấu thành từ các chấm lượng tử nano) và cấu trúc tiêu chuẩn (lớp polysilicon liên tục); công cụ phần mềm tự động hóa mô phỏng TCAD; các mô hình tham số DC (Level 3 và BSIM3v3.1 Level 49).
  • Phạm vi không gian và công nghệ: Nút công nghệ CMOS 65 nm; sử dụng các công cụ mô phỏng chuẩn công nghiệp (Silvaco Athena/Atlas, ICCAP, LTSpice); dữ liệu thực nghiệm kiểm chứng do công ty NXP hỗ trợ đo đạc trên tấm bán dẫn silicon thực tế.
  • Phạm vi thời gian: Tổng hợp các công trình nghiên cứu trong giai đoạn 2017–2023 từ các nhà xuất bản IEEE, Springer, ScienceDirect, Wiley (với hơn 17.000 bài báo liên quan); các phân tích thực nghiệm và mô phỏng được hoàn thành vào năm 2024.

Tổng quan tài liệu và vị trí của luận án

Lịch sử phát triển và các hướng nghiên cứu trước

Linh kiện MOS cực cổng nổi được đề xuất ban đầu vào năm 1967 bởi W. Shockley, Pearson, D. Kahng và S. M. Sze dựa trên nguyên lý hai trạng thái ổn định ("bi-stable state"), với yêu cầu lớp màng oxit mỏng dưới 10 nm. Năm 1974, Frohman đề xuất cấu trúc Metal-Insulator-Metal-Insulator-Semiconductor (MIMIS) ứng dụng trong bộ nhớ EPROM thương mại, nhưng gặp hạn chế do loại bỏ cổng kim loại ngoài. Đến năm 1976, Fujio Masuoka hoàn thiện mô hình MOS cực cổng nổi có cổng điều khiển bên trên, tạo tiền đề cho các dòng bộ nhớ EEPROM và Flash (NAND/NOR) hiện đại.

Trước thách thức về giới hạn độ dày Tunnel Oxide và dòng rò điện tích, tổng quan tài liệu trong luận án phân loại các nghiên cứu trước đây thành ba nhóm tiếp cận chính:

  1. Hướng tiếp cận 1: Nghiên cứu cấu trúc linh kiện mới
    • Cấu trúc Hybrid Floating Gate (HFG) thay thế lớp polysilicon bằng các lớp polysilicon và kim loại xếp chồng.
    • Cấu trúc Nanocrystal sử dụng các chấm lượng tử (Si, Ge, SiC) nhúng trong điện môi để bẫy điện tích cục bộ. Tuy nhiên, các công trình của các tác giả trước đây bộc lộ nhược điểm là hệ số GCR thấp, dẫn đến cửa sổ bộ nhớ hẹp khi đặt điện áp thấp: công trình của nhóm nghiên cứu [19] chỉ đạt cửa sổ bộ nhớ 1,2 V ở điện áp 10 V; công trình [18] đạt 3 V ở điện áp 12 V; trong khi cấu trúc tiêu chuẩn của các nghiên cứu [20], [21], [22] đạt lần lượt 2 V (ở 9 V), 9 V (ở 9 V) và 6 V (ở 12 V).
  2. Hướng tiếp cận 2: Nghiên cứu vật liệu mới
    • Ứng dụng Graphene trong cấu trúc Graphene Flash Memory (GFM) nhằm kiểm soát nồng độ hạt dẫn.
    • Tích hợp Silicon-doped Hafnium Oxide (HSO) cùng vật liệu phản sắt điện (Antiferroelectric – AFE) (năm 2019) để hỗ trợ cơ chế phát xạ Fowler-Nordheim.
    • Ứng dụng vật liệu Molypdenum Disulfide ($\text{MoS}_2$) (năm 2019) nhằm giải quyết sự đánh đổi giữa điện áp cung cấp và thời gian lưu trữ khi Tunnel Oxide $\ge 10\text{ nm}$.
    • Kỹ thuật biến đổi độ dày rào thế Variable Oxide Thickness (VARIOT) (năm 2018) và thay thế $\text{SiO}_2$/ONO bằng vật liệu SiN hoặc điện môi high-k.
    • Nhược điểm của hướng vật liệu: Tốc độ Ghi/Xóa của cấu trúc Graphene ở công nghệ 65 nm trong nghiên cứu [27] (1 s / 1 s ở $\pm 18\text{ V}$) và [28] (3 s ở $\pm 15\text{ V}$) chậm hơn nhiều so với cấu trúc tiêu chuẩn trong nghiên cứu [29] (10 ms / 10 ms ở $\pm 18\text{ V}$) và [30] (1 ms ở $\pm 15\text{ V}$).
  3. Hướng tiếp cận 3: Cải tiến cấu trúc MOS cực cổng nổi tiêu chuẩn
    • Các công trình [18]–[22], [25], [27]–[30] chứng minh cấu trúc tiêu chuẩn có hiệu năng cạnh tranh, nhưng còn thiếu các nghiên cứu tối ưu hóa kích thước lớp Tunnel Oxide và IPD ở nút công nghệ 65 nm nhằm vừa khắc phục dòng rò vừa duy trì tốc độ hoạt động cao.

Khoảng trống nghiên cứu được lựa chọn giải quyết

Luận án lựa chọn giải quyết đồng thời hai hướng: nghiên cứu cấu trúc Nanocrystal (hướng 1) với lớp Tunnel Oxide mỏng 6 nm và cấu trúc tiêu chuẩn (hướng 3) với Tunnel Oxide 9 nm; thiết kế công cụ mã nguồn mở TCADAS giải quyết điểm nghẽn về tự động hóa mô phỏng TCAD; và xây dựng mô hình trích xuất tham số DC chuẩn BSIM3v3.1 Mức 49 tương thích với thiết kế mạch.

Cơ sở lý thuyết và phương pháp nghiên cứu

Cơ sở lý thuyết và mô hình toán học

1. Cấu tạo vật lý và điện dung

MOS cực cổng nổi gồm cực nguồn (Source), cực máng (Drain), cực thân (Substrate/Body), cực cổng nổi (Floating Gate – FG) và cực cổng điều khiển (Control Gate – CG). Lớp điện môi giữa hai cực cổng (Inter-Poly Dielectric – IPD) có cấu trúc ba lớp Oxide-Nitride-Oxide (ONO). Lớp điện môi giữa cổng nổi và đế bán dẫn là Tunnel Oxide ($\text{SiO}_2$).

Điện thế trên cổng nổi ($V_{FG}$) được tính qua hệ số ghép điện dung: $$V_{FG} = \alpha_{CG} V_{CG} + \alpha_D V_D + \alpha_S V_S + \alpha_B V_B$$ Trong đó, tổng điện dung $C_T = C_{CG} + C_D + C_S + C_B$ và $\alpha_j = C_j / C_T$ ($j \in {CG, D, S, B}$). Khi cực nguồn và cực thân nối đất ($V_S = V_B = 0$), phương trình rút gọn thành: $$V_{FG} = \alpha_{CG}(V_{CG} + f V_{DS})$$ với $f = \alpha_D / \alpha_{CG}$.

2. Điện áp ngưỡng và cửa sổ bộ nhớ

Điện áp ngưỡng của linh kiện phụ thuộc trực tiếp vào lượng điện tích $Q_{FG}$ lưu trữ trên cổng nổi: $$V_T = K - \frac{Q_{FG}}{C_{CG}}$$ Độ dịch chuyển điện áp ngưỡng giữa trạng thái Ghi (tích lũy electron, trạng thái logic "0") và trạng thái Xóa (loại bỏ electron, trạng thái logic "1") theo chuẩn IEEE P1005 xác định độ rộng cửa sổ bộ nhớ: $$\Delta V_{TCG} = V_{TCG} - V_{TCG0} = -\frac{Q_{FG}}{C_{CG}}$$

3. Mô hình cân bằng điện tích (Charge Sheet Model)

Để khắc phục sai số phụ thuộc phân cực của mô hình điện dung cổ điển, luận án áp dụng phương pháp cân bằng điện tích tại nút cổng nổi: $$Q_G(V_{FG}, V_S, V_D, V_B) + Q_{CG} = Q_{FG}$$ Trong đó $Q_G$ là điện tích mặt cổng của phần tử MOSFET cơ sở và $Q_{CG} = C_{CG}(V_{FG} - V_{CG})$.

4. Cơ chế tích thoát điện tích (Ghi và Xóa)

  • Trạng thái Ghi (Channel Hot Electron – CHE): Electron chuyển động từ cực nguồn sang cực máng chịu tác dụng của điện trường gia tốc dọc kênh dẫn $E_S$ và điện trường gia tốc vuông góc $E_V$. Theo mô hình "Lucky-electron", dòng tiêm electron vào cổng nổi được biểu diễn bởi: $$I_{CHE} = C \cdot I_{DS} \cdot \exp\left(-\frac{d \cdot \Phi_B}{q \cdot E_M \cdot \lambda}\right)$$ với $E_M$ là điện trường đỉnh tại chuyển tiếp máng, $\lambda = 7 \div 10\text{ nm}$ là quãng đường tự do trung bình của electron, $\Phi_B$ là chiều cao hàng rào thế $\text{Si/SiO}_2$ (3,12 eV).
  • Trạng thái Xóa (Fowler-Nordheim Tunneling – FN): Electron từ cực cổng nổi xuyên hầm lượng tử qua lớp Tunnel Oxide về phía đế/cực điều khiển dưới tác dụng của điện trường oxit $F_{OX}$. Mật độ dòng xuyên hầm FN tuân theo phương trình: $$J_{FN} = A_{FN} F_{OX}^2 \frac{\pi k T C_{FN}}{\sin(\pi k T C_{FN})} \exp\left(-\frac{B_{FN}}{F_{OX}}\right)$$ với các tham số: $$A_{FN} = \frac{q^3 m_{Si}}{8 \pi h m_{OX} \Phi_B}, \quad B_{FN} = \frac{8 \pi \sqrt{2 m_{OX}} \Phi_B^{3/2}}{3 q h}$$ trong đó $m_{Si}$ và $m_{OX}$ ($0,42 \div 0,5 m_0$) là khối lượng hiệu dụng của electron trong silicon và oxit, $h$ là hằng số Planck.

Phương pháp nghiên cứu thực tế

  • Mô phỏng chế tạo ảo (Virtual Fabrication): Sử dụng bộ giải Athena và Atlas (thuộc gói Silvaco TCAD) được điều khiển tự động qua các script Python của công cụ TCADAS để mô phỏng toàn bộ các bước công nghệ: cấy ion đế (Substrate), tạo giếng (Pwell), oxy hóa nhiệt tạo màng oxit đường hầm, lắng đọng cổng nổi (Polysilicon hoặc Nanocrystal dots), lắng đọng cách điện IPD (lớp ONO), lắng đọng cổng điều khiển, cấy ion nguồn/máng (S/D) và tạo tiếp xúc kim loại (Aluminum contacts).
  • Trích xuất mô hình DC:
    1. Phương pháp 1: Ứng dụng phần mềm công nghiệp ICCAP trích xuất tham số SPICE Level 3.
    2. Phương pháp 2: Xây dựng công cụ DCExtractionTool bằng Python để giải hệ phương trình giải tích trích xuất đầy đủ bộ tham số mô hình Berkeley Short-channel IGFET Model (BSIM3v3.1 Mức 49).
  • Nguồn dữ liệu và kiểm chứng: Thực hiện mô phỏng mạch DC trên LTSpice; thu thập số liệu đo đạc thực tế của linh kiện chế tạo trên phiến silicon 65 nm từ quy trình công nghiệp do công ty NXP cung cấp để so sánh sai số.

Nội dung chính theo từng chương

Chương 1: Giới thiệu luận án

Chương 1 thiết lập bối cảnh phát triển của thị trường bộ nhớ bán dẫn (RAM, ROM, EEPROM, Flash) và vai trò của MOS cực cổng nổi trong vi mạch tương tự, mạng nơ-ron và phần cứng AI/Neuromorphic. Tác giả tổng kết hơn 17.000 công trình liên quan trong giai đoạn 2017–2023 từ 4 nhà xuất bản lớn (IEEE, Springer, ScienceDirect, Wiley). Chương này xác định rõ thách thức vật lý về giới hạn độ dày 6 nm của lớp Tunnel Oxide (theo IRDS và Intel), phân tích 3 nhóm giải pháp công nghệ hiện hữu, từ đó xác định 4 nhiệm vụ nghiên cứu trọng tâm và liệt kê danh mục 6 công trình khoa học đã công bố của tác giả (gồm các bài báo trên tạp chí Heliyon - Q1 IF=4, Modelling and Simulation in Engineering - Q2 IF=3, Ain Shams Engineering Journal - Q1 IF=6, tạp chí ASTESJ và các kỷ yếu hội nghị quốc tế IEEE ISEE, Springer LNMIIT).

Chương 2: Tổng quan về MOS cực cổng nổi

Chương 2 trình bày chi tiết lịch sử phát triển cấu trúc MOS cực cổng nổi từ các mô hình năm 1967, 1974 (MIMIS) đến mô hình chuẩn năm 1976 của Fujio Masuoka. Tác giả phân tích cơ chế vật lý ở ba trạng thái hoạt động: Đọc (Read), Ghi (Write/Program) và Xóa (Erase). Chương này phát triển các hệ thống phương trình giải tích cho mô hình điện dung cổ điển, làm rõ các hiện tượng đặc thù như hiệu ứng mở kênh do cực máng ("drain turn-on"), sự phụ thuộc liên tục của dòng máng $I_{DS}$ vào điện áp $V_{DS}$ trong vùng bão hòa, và sự gia tăng của độ hỗ dẫn $g_m$ theo $V_{DS}$. Đồng thời, chương trình bày chi tiết hạn chế của mô hình cổ điển và thiết lập mô hình cân bằng điện tích (Charge Sheet Model), dòng kênh electron nóng CHE theo mô hình "Lucky-electron", cùng cơ chế xuyên hầm lượng tử Fowler-Nordheim (FN).

Chương 3: Thiết kế công cụ TCADAS

Chương 3 trình bày cơ sở thiết kế và hiện thực công cụ phần mềm tự động hóa TCADAS (Technology Computer-Aided Design Automatic Simulation). Khảo sát các công cụ đi trước như Impulse TCAD, RD50, MINO ANN, NESS cho thấy sự thiếu vắng các giải pháp tự động hóa mở hoàn chỉnh cho MOS cực cổng nổi. Tác giả đề xuất quy trình gồm 5 bước cốt lõi:

  1. Nhập tập thông số công nghệ đầu vào $x_{1 \to n}$ và các phương trình đặc tính $f_{1 \to m}$ thông qua giao diện đồ họa (TCADAS GUI) và lưu trữ trong tệp cấu hình *.in.
  2. Khởi tạo và tự động tối ưu hóa lưới không gian 2D/3D (Mesh).
  3. Thực thi chuỗi lệnh mô phỏng chế tạo ảo trên Athena và kiểm tra điều kiện chuẩn hóa tại từng công đoạn.
  4. Xuất cấu trúc hình học 2D/3D hoàn chỉnh.
  5. Phân tích đặc tính điện (Characterization), tự động tính toán điện áp ngưỡng $V_T$, tỷ lệ dòng $I_{ON}/I_{OFF}$, hệ số GCR và xuất kết quả tổng hợp ra tệp định dạng *.csv.

Mã nguồn công cụ được công bố công khai trên GitHub tại các địa chỉ: https://github.com/Steve-Dang459/tcadas.git và https://github.com/hoangtranghcmut/tcadas.

               QUY TRÌNH HOẠT ĐỘNG CỦA CÔNG CỤ TCADAS

Chương 4: Thiết kế, mô phỏng chế tạo cấu trúc Nanocrystal MOS cực cổng nổi và mô phỏng đặc tính

Chương 4 tập trung nghiên cứu cấu trúc Nanocrystal MOS cực cổng nổi trên tiến trình 65 nm bằng công cụ TCADAS. Cực cổng nổi được thiết kế dưới dạng mảng các chấm lượng tử rời rạc (nanocrystal dots) thay vì màng liên tục.

Thông số hình học / Công nghệ Giá trị thiết kế
Tiến trình công nghệ CMOS 65 nm
Độ dày lớp oxit đường hầm (Tunnel Oxide) 6 nm
Độ dày lớp cách điện liên cổng (IPD) 15 nm
Kích thước hạt chấm lượng tử (Dots size) 3 nm $\times$ 3 nm
Khoảng cách giữa các hạt (Dots spacing) 2 nm $\times$ 3 nm
Vật liệu chấm lượng tử khảo sát Si, Ge, SiC

Kết quả mô phỏng đặc tính:

  • Cửa sổ bộ nhớ đạt 2,8 V khi đặt điện áp cổng điều khiển thấp $\pm 6\text{ V}$.
  • Tốc độ Xóa đạt 2,6 ns tại các mức điện áp cổng điều khiển $\pm 9\text{ V}, \pm 12\text{ V}, \pm 15\text{ V}$.
  • Kết quả mô phỏng kiểm tra đặc tính duy trì điện tích (Retention) và khả năng chịu đựng chu kỳ (Endurance) khẳng định cấu trúc đề xuất khắc phục được hạn chế sụt giảm điện áp và dòng rò rào thế.

Chương 5: Thiết kế, mô phỏng chế tạo cấu trúc MOS cực cổng nổi tiêu chuẩn và mô phỏng đặc tính

Chương 5 thực hiện mô phỏng chế tạo ảo và đánh giá đặc tính cho cấu trúc MOS cực cổng nổi tiêu chuẩn (lớp polysilicon liên tục) ở tiến trình 65 nm. Bộ thông số hình học tối ưu được đề xuất gồm: độ dày Tunnel Oxide bằng 9 nm và độ dày lớp IPD bằng 15 nm.

Kết quả mô phỏng đặc tính đạt được:

  • Cửa sổ bộ nhớ đạt 4,0 V tại điện áp cực điều khiển $\pm 6\text{ V}$.
  • Tốc độ Xóa đo được lần lượt là: 1 $\mu\text{s}$ ở mức điện áp $\pm 9\text{ V}$; 15 ns ở mức điện áp $\pm 12\text{ V}$; và 0,9 ns ở mức điện áp $\pm 15\text{ V}$.
  • Tác giả so sánh định lượng giữa cấu trúc tiêu chuẩn và cấu trúc Nanocrystal: cấu trúc tiêu chuẩn cho cửa sổ bộ nhớ lớn hơn và tốc độ xóa cực nhanh ở điện áp cao ($\pm 15\text{ V}$ đạt 0,9 ns), trong khi cấu trúc Nanocrystal duy trì tốc độ xóa vượt trội và ổn định ở các dải điện áp thấp hơn nhờ lớp Tunnel Oxide siêu mỏng 6 nm.

Chương 6: Trích xuất mô hình DC

Chương 6 giải quyết bài toán cầu nối giữa mô phỏng vật lý TCAD và mô phỏng mạch vi mạch thông qua trích xuất tham số mô hình DC:

  1. Phương pháp 1 (Công cụ công nghiệp ICCAP): Trích xuất mô hình SPICE Mức 3 (Level 3). Phương pháp này cho độ chính xác cao khi kích thước chiều rộng và chiều dài kênh dẫn ($W, L$) lớn, nhưng độ chính xác suy giảm rõ rệt khi kích thước $W, L$ bị thu nhỏ về vùng sub-micron do hạn chế của các phương trình giải tích Mức 3.
  2. Phương pháp 2 (Mô hình tương đương BSIM3v3.1 Mức 49): Xây dựng mô hình mạch tương đương gồm phần tử MOSFET cơ sở, tụ điện ghép $C_{CG-FG}$ và nguồn áp điều khiển bằng điện áp (VCVS). Toàn bộ hệ thống phương trình toán học của mô hình BSIM3v3.1 Mức 49 được lập trình tự động trong công cụ DCExtractionTool viết bằng Python, lưu trữ tại https://github.com/Steve-Dang459/DCExtractionTool và https://github.com/hoangtranghcmut/DCExtractionTool.

Mô phỏng DC được thực thi trên LTSpice ở 4 điều kiện phân cực:

  • Đặc tính $I_{DS} - V_{CG}$ ở điều kiện khởi tạo ($Q_{FG} = 0$).
  • Đặc tính $I_{DS} - V_{CG}$ khi thay đổi điện áp nguồn-thân ($V_{SB}$).
  • Đặc tính $I_{DS} - V_{CG}$ khi thay đổi điện áp cực máng ($V_D$).
  • Đặc tính $I_{DS} - V_D$ khi thay đổi điện áp cổng điều khiển ($V_{CG}$).

Chương 7: Kiểm chứng kết quả mô phỏng

Chương 7 trình bày việc kiểm chứng thực nghiệm độc lập. Các kết quả mô phỏng từ mô hình Level 3 (ICCAP) và mô hình BSIM3v3.1 Level 49 (DCExtractionTool) được đối chiếu trực tiếp với số liệu đo đạc thực nghiệm từ chip MOS cực cổng nổi tiêu chuẩn 65 nm do công ty NXP chế tạo trên phiến silicon.

Kết quả đối sánh đường cong đặc tính $I_D - V_{CG}$ (trong cả thang tuyến tính và thang logarit) và đặc tính $I_D - V_D$ cho thấy:

  • Mô hình BSIM3v3.1 Mức 49 có độ khớp cao với số liệu chế tạo thực tế của NXP, sai số nằm trong giới hạn cho phép của thiết kế vi mạch.
  • Mô hình Mức 3 bộc lộ sai lệch đáng kể ở kích thước 65 nm, phản ánh đúng giới hạn lý thuyết đã dự báo ở Chương 6.

Chương 8: Kết luận và hướng phát triển

Chương 8 tóm lược các kết quả chính đã đạt được về mặt công cụ phần mềm, thông số hình học linh kiện và phương pháp trích xuất mô hình, đồng thời định hướng nghiên cứu mở rộng trong tương lai.

Kết quả và những đóng góp mới

Luận án tự nêu 5 đóng góp khoa học và thực tiễn chính:

  1. Thiết kế và phát hành công cụ TCADAS: Phát triển phần mềm tự động hóa toàn bộ quy trình mô phỏng chế tạo ảo TCAD và phân tích đặc tính linh kiện bán dẫn (FGMOS, MOSFET, SOI, HEMT), giải quyết triệt để sự phức tạp và lỗi thao tác thủ công, cung cấp mã nguồn mở cho cộng đồng nghiên cứu.
  2. Đề xuất bộ thông số cấu trúc Nanocrystal MOS cực cổng nổi 65 nm: Tối ưu hóa kích thước Tunnel Oxide (6 nm), IPD (15 nm), kích thước hạt ($3\text{ nm} \times 3\text{ nm}$) và khoảng cách hạt ($2\text{ nm} \times 3\text{ nm}$), đạt cửa sổ bộ nhớ 2,8 V ở điện áp $\pm 6\text{ V}$ và tốc độ Xóa 2,6 ns.
  3. Đề xuất bộ thông số cấu trúc MOS cực cổng nổi tiêu chuẩn 65 nm: Tối ưu hóa Tunnel Oxide (9 nm) và IPD (15 nm), đạt cửa sổ bộ nhớ 4,0 V ở $\pm 6\text{ V}$ và tốc độ Xóa 0,9 ns ở $\pm 15\text{ V}$.
  4. Phương pháp trích xuất mô hình DC: Cung cấp hai quy trình trích xuất tham số DC dựa trên ICCAP (Level 3) và mạch tương đương (BSIM3v3.1 Level 49); hệ thống hóa bộ tham số mô phỏng trên LTSpice.
  5. Phát triển và phát hành công cụ DCExtractionTool: Xây dựng phần mềm mã nguồn mở tự động trích xuất tham số BSIM3v3.1 Mức 49 từ dữ liệu mô phỏng chế tạo ảo, được kiểm chứng khớp với dữ liệu chế tạo thực tế trên silicon 65 nm của công ty NXP.
Hạng mục so sánh Cấu trúc Nanocrystal (Chương 4) Cấu trúc Tiêu chuẩn (Chương 5)
Tiến trình chế tạo 65 nm 65 nm
Độ dày Tunnel Oxide 6 nm 9 nm
Độ dày lớp IPD (ONO) 15 nm 15 nm
Cấu tạo cực cổng nổi Mảng hạt nano ($3\text{ nm} \times 3\text{ nm}$) Lớp màng Polysilicon liên tục
Điện áp cung cấp cực điều khiển ($V_{CG}$) $\pm 6\text{ V}$ $\pm 6\text{ V}$
Cửa sổ bộ nhớ ($\Delta V_T$) 2,8 V 4,0 V
Tốc độ Xóa ở $\pm 9\text{ V}$ 2,6 ns 1 $\mu\text{s}$
Tốc độ Xóa ở $\pm 12\text{ V}$ 2,6 ns 15 ns
Tốc độ Xóa ở $\pm 15\text{ V}$ 2,6 ns 0,9 ns

Hạn chế và hướng nghiên cứu tiếp

  • Hạn chế: Trong điều kiện nghiên cứu của đề tài, việc kiểm chứng thực nghiệm chưa thể thực hiện trực tiếp trên dây chuyền chế tạo đối với cấu trúc Nanocrystal mà được thực hiện thông qua đối sánh kết quả cấu trúc tiêu chuẩn với mẫu chế tạo sẵn của công nghiệp (NXP) ở nút 65 nm. Mô hình trích xuất Level 3 bộc lộ hạn chế về độ chính xác ở kích thước kênh dẫn ngắn dưới 65 nm.
  • Hướng nghiên cứu tiếp:
    1. Mở rộng kiểm chứng chế tạo vật lý trên phiến bán dẫn cho cấu trúc Nanocrystal MOS cực cổng nổi.
    2. Tích hợp công cụ TCADAS và DCExtractionTool vào các luồng thiết kế tự động hóa EDA (Electronic Design Automation) mức hệ thống.
    3. Mở rộng trích xuất mô hình AC và mô hình quá độ (Transient) cho các ứng dụng nhớ Flash tốc độ cao và phần cứng tính toán AI Neuromorphic.

Giá trị tham khảo

  • Đối với nghiên cứu sinh và học viên cao học ngành Kỹ thuật Điện tử / Vi mạch: Cung cấp tài liệu tham khảo có hệ thống về cơ sở giải tích (mô hình cân bằng điện tích, cơ chế CHE, dòng xuyên hầm FN) và phương pháp mô phỏng chế tạo ảo trên nền Silvaco TCAD.
  • Đối với kỹ sư thiết kế linh kiện bán dẫn (TCAD Engineer): Hai bộ mã nguồn mở TCADAS và DCExtractionTool hỗ trợ trực tiếp việc thiết lập thông số tự động, giảm thiểu sai sót và tối ưu hóa thời gian mô phỏng.
  • Đối với kỹ sư mô hình hóa và thiết kế vi mạch (PDK / Circuit Designer): Cung cấp phương pháp trích xuất mô hình BSIM3v3.1 Mức 49 chuẩn xác cho MOS cực cổng nổi 65 nm phục vụ mô phỏng mức mạch trên SPICE/LTSpice.

Câu hỏi thường gặp

1. Tại sao độ dày lớp Tunnel Oxide dưới 6 nm lại gây khó khăn cho MOS cực cổng nổi?

Khi độ dày lớp oxit đường hầm nhỏ hơn giới hạn 6 nm (theo khuyến cáo của IRDS và Intel), dòng rò lượng tử trực tiếp xuyên qua rào thế tăng mạnh, làm thất thoát điện tích lưu trữ trên cổng nổi, làm suy giảm thời gian duy trì (Retention time), độ bền chu kỳ (Endurance) và làm tăng công suất tiêu tán tĩnh của bộ nhớ.

2. Cấu trúc Nanocrystal khắc phục vấn đề Tunnel Oxide mỏng như thế nào?

Cấu trúc Nanocrystal phân bố điện tích vào các chấm lượng tử độc lập (kích thước $3\text{ nm} \times 3\text{ nm}$) cách ly trong điện môi. Sự rò rỉ tại một điểm khuyết tật cục bộ không làm mất toàn bộ điện tích của cổng nổi như ở lớp polysilicon liên tục, cho phép sử dụng lớp Tunnel Oxide mỏng 6 nm để đạt tốc độ xóa nhanh 2,6 ns ở điện áp thấp mà vẫn đảm bảo độ tin cậy.

3. Công cụ TCADAS giải quyết những điểm nghẽn kỹ thuật nào trong mô phỏng TCAD?

TCADAS tự động hóa việc nhập thông số hình học, tự động sinh lưới 2D/3D, điều khiển thực thi công đoạn chế tạo ảo trên Athena, kiểm tra lỗi từng bước và tự động trích xuất các đặc tính điện ($V_T, I_{ON}/I_{OFF}$, GCR) ra tệp *.csv, loại bỏ các thao tác thủ công phức tạp và giảm thiểu sai sót chủ quan của người vận hành.

4. Tại sao mô hình BSIM3v3.1 Mức 49 lại vượt trội hơn mô hình Mức 3 trong trích xuất tham số DC?

Mô hình SPICE Mức 3 dựa trên các phương trình bán thực nghiệm đơn giản, bỏ qua nhiều hiệu ứng kênh ngắn ở kích thước nano nên sai số tăng cao khi thu nhỏ kích thước. Mô hình BSIM3v3.1 Mức 49 kết hợp mạch tương đương có cấu trúc hoàn chỉnh hơn, mô tả chính xác các hiệu ứng vật lý kênh ngắn ở tiến trình 65 nm và khớp tốt với dữ liệu đo đạc thực tế từ chip của NXP.

Kết luận

Luận án tiến sĩ của tác giả Đặng Công Thịnh đã giải quyết toàn diện bài toán nghiên cứu, thiết kế, mô phỏng chế tạo và mô hình hóa linh kiện MOS cực cổng nổi cho công nghệ CMOS 65 nm. Công trình đã đề xuất thành công hai bộ thông số hình học tối ưu cho cấu trúc Nanocrystal (Tunnel Oxide 6 nm, cửa sổ bộ nhớ 2,8 V, tốc độ xóa 2,6 ns) và cấu trúc tiêu chuẩn (Tunnel Oxide 9 nm, cửa sổ bộ nhớ 4,0 V, tốc độ xóa 0,9 ns ở $\pm 15\text{ V}$). Đồng thời, luận án đóng góp cho cộng đồng hai công cụ mã nguồn mở TCADAS và DCExtractionTool, cung cấp giải pháp trích xuất mô hình BSIM3v3.1 Mức 49 có độ chính xác cao và được kiểm chứng thành công với dữ liệu chế tạo thực tế trên silicon 65 nm từ công nghiệp.