Nghiên Cứu Thiết Kế Hệ Thống Điều Khiển Tín Hiệu Đèn Giao Thông Sử Dụng FPGA

Tóm tắt nghiên cứu

  • Câu hỏi nghiên cứu chính: Làm thế nào để thiết kế và hiện thực hóa một hệ thống điều khiển tín hiệu đèn giao thông (Traffic Light Controller – TLC) tại nút giao lộ ngã tư với khả năng xử lý song song, độ trễ tối thiểu, độ ổn định phần cứng cao và khả năng tái cấu hình linh hoạt nhằm thay thế các hạn chế cố hữu của vi điều khiển truyền thống?
  • Tổng quan phương pháp (Methodology Snapshot): Đề tài áp dụng quy trình thiết kế vi mạch số từ trên xuống (Top-Down Digital Design Flow) bằng ngôn ngữ mô tả phần cứng Verilog HDL. Kiến trúc hệ thống được phân tách thành các module chức năng: Máy trạng thái hữu hạn (FSM 6 trạng thái), khối đếm định thời trễ (delay_counter), khối chia tần số xung clock (pulse_1Hz) và logic kiểm soát xung nhịp (Clock Gating) phục vụ chế độ giữ trạng thái khẩn cấp. Toàn bộ hệ thống được mô phỏng kiểm chứng qua Xilinx ISE Design Suite 14 và nạp thực thi trực tiếp trên kit phần cứng Xilinx Spartan-3E Starter Kit.
  • Phát hiện then chốt (Key Findings): Hệ thống phân luồng nhịp nhàng, chính xác tuyệt đối theo chu kỳ thời gian thực, tích hợp 2 trạng thái đỏ – đỏ an toàn chuyển tiếp giữa hai luồng đường chính và đường phụ. Chức năng Reset đồng bộ và chế độ giữ trạng thái (Switch Hold) phản hồi tức thời ở cấp độ phần cứng mà không làm méo dạng tín hiệu hay gây xung đột dữ liệu.
  • Hàm ý thực tiễn (Implications): Cung cấp giải pháp phần cứng tin cậy cao, mở đường cho việc phát triển các bộ điều khiển giao thông thích ứng thông minh (Adaptive Traffic Control) và là bước đệm mẫu chuẩn để chế tạo vi mạch tích hợp chuyên dụng (ASIC).

Bối cảnh và tầm quan trọng

Hiện trạng tri thức và công nghệ hiện hữu

Tình trạng ùn tắc giao thông tại các đô thị lớn đang gia tăng nhanh chóng do mật độ phương tiện cơ giới tăng vọt. Trong nhiều thập kỷ qua, hầu hết các hệ thống điều khiển đèn tín hiệu giao thông (TLC) được xây dựng dựa trên kiến trúc vi xử lý (MPU) hoặc vi điều khiển đơn chip (MCU) như 8051, PIC, AVR hoặc ARM. Các hệ thống này hoạt động theo mô hình thực thi chỉ lệnh tuần tự (Sequential Execution) và có chương trình điều khiển nạp sẵn cố định.

+-------------------------------------------------------------------+
|              SO SÁNH CÔNG NGHỆ ĐIỀU KHIỂN ĐÈN GIAO THÔNG          |
+-----------------------------------+-------------------------------+
|  VI ĐIỀU KHIỂN (MCU/MPU)          |  FPGA (FIELD PROGRAMMABLE)    |
+-----------------------------------+-------------------------------+
| * Thực thi tập lệnh tuần tự       | * Xử lý song song phần cứng   |
| * Độ trễ xử lý ngắt (Interrupt)   | * Phản hồi tức thời thực sự   |
| * Khó mở rộng giao tiếp ngoại vi  | * Tùy biến chân I/O linh hoạt |
| * Cố định cấu trúc phần cứng      | * Tái cấu trúc logic tại chỗ  |
| * Rủi ro treo hệ điều hành/firmware| * Độ tin cậy phần cứng cao    |
+-----------------------------------+-------------------------------+

Khoảng trống nghiên cứu (Research Gap)

Hệ thống dựa trên vi điều khiển bộc lộ nhiều điểm nghẽn nghiêm trọng:

  1. Hạn chế xử lý thời gian thực: Khi cần mở rộng các thuật toán phân luồng phức tạp hoặc xử lý đồng thời nhiều cảm biến lưu lượng, cơ chế ngắt phần mềm của MCU dễ gây trễ và nghẽn hệ thống.
  2. Thiếu tính linh hoạt: Phần cứng vi điều khiển không thể thay đổi sau khi đóng gói; mọi sự tinh chỉnh chỉ nằm ở tầng phần mềm.
  3. Chi phí đúc chip thử nghiệm (ASIC Prototyping): Việc thiết kế trực tiếp lên ASIC rất tốn kém (hàng triệu USD cho mỗi lần chế tạo mặt nạ và đúc wafer mẩu), đòi hỏi phải có một bước đệm phần cứng khả trình tương đương để thử nghiệm thực tế.

Tính cấp thiết và tác động kỳ vọng

Công nghệ FPGA (Field-Programmable Gate Array) với cấu trúc mảng phần tử logic khả trình (CLB), ma trận kết nối linh hoạt và khả năng xử lý song song thực sự mang lại giải pháp vượt trội. Việc nghiên cứu ứng dụng FPGA trong điều khiển đèn giao thông không chỉ giúp tối ưu hóa thời gian chờ của người tham gia giao thông, giảm thiểu khí thải ô nhiễm môi trường, mà còn cung cấp nền tảng thiết kế khả tổng hợp trực tiếp sang vi mạch ASIC, rút ngắn thời gian nghiên cứu và hạ thấp chi phí đầu tư hạ tầng giao thông thông minh (ITS).

Phương pháp nghiên cứu và tiếp cận kỹ thuật

Nghiên cứu tuân thủ quy trình chuẩn thiết kế mạch tích hợp số (ASIC/FPGA Design Flow) theo mô hình phân cấp Top-Down:

1. Phân rã cấu trúc hệ thống (System Architecture)

Hệ thống điều khiển trung tâm (traffic_light_topModule) được cấu thành từ 4 khối mạch số chính:

  • Đơn vị Máy trạng thái hữu hạn (traffic_light_fsm): Được thiết kế theo mô hình FSM đồng bộ với 6 trạng thái điều khiển hai hướng giao thông (Đường chính - Main Road và Đường ngang - Cross Road):

    • $S_0$ (MGRE_CRED - 3'b000): Đường chính Xanh (100), Đường ngang Đỏ (001).
    • $S_1$ (MYEL_CRED - 3'b001): Đường chính Vàng (010), Đường ngang Đỏ (001).
    • $S_2$ (MRED_CRED1 - 3'b010): Đường chính Đỏ (001), Đường ngang Đỏ (001) (Trạng thái an toàn chuyển pha).
    • $S_3$ (MRED_CGRE - 3'b011): Đường chính Đỏ (001), Đường ngang Xanh (100).
    • $S_4$ (MRED_CYEL - 3'b100): Đường chính Đỏ (001), Đường ngang Vàng (010).
    • $S_5$ (MRED_CRED2 - 3'b101): Đường chính Đỏ (001), Đường ngang Đỏ (001) (Trạng thái an toàn chuyển pha).

  • Đơn vị đếm trễ (delay_counter): Sử dụng thanh ghi đếm đồng bộ 8-bit (clk_counter[7:0]). Module nhận diện trạng thái hiện tại (state_g, state_y, state_r) từ FSM để so sánh với các giá trị hằng số định thời đặt trước (GREEN_TIME, YELLOW_TIME, RED_TIME), từ đó kích hoạt các cờ báo kết thúc chu kỳ tương ứng (g_end, y_end, r_end) đưa về FSM.

  • Khối điều khiển giữ trạng thái (Clock Gating Switch): Sử dụng cổng logic AND 2 ngõ vào kết nối giữa xung nhịp hệ thống clk và tín hiệu điều khiển switch (tích cực mức thấp). Khi switch = 0, xung nhịp nội bộ inter_clk bị triệt tiêu về mức logic 0, khóa cứng toàn bộ thanh ghi FSM và bộ đếm tại trạng thái hiện tại.

  • Khối chia tần số xung nhịp (pulse_1Hz): Bộ chia tần số tham số hóa (Parameterized Clock Divider) nhận dao động thạch anh gốc 50 MHz từ kit Spartan-3E và điều chế thành xung nhịp chuẩn 1 Hz (chu kỳ 1 giây) phục vụ vận hành đếm thời gian thực tế.

+-------------------------------------------------------------------+
|              BẢNG TRUYỀN TÍN HIỆU GIỮA CÁC ĐƠN VỊ VẬN HÀNH        |
+----------------------+--------------------+-----------------------+
|  TÍN HIỆU            |  HƯỚNG TRUYỀN      |  Ý NGHĨA KỸ THUẬT      |
+----------------------+--------------------+-----------------------+
| state_g, state_y, r  | FSM -> Counter     | Xác định pha màu đèn  |
| g_end, y_end, r_end  | Counter -> FSM     | Cờ kích đổi trạng thái|
| switch (active-low)  | External -> Gate   | Đóng băng xung Clock  |
| rst_n (active-low)   | External -> System | Khởi tạo về MRED_CRED1|
+----------------------+--------------------+-----------------------+

2. Kỹ thuật đánh giá và độ tin cậy

  • Xây dựng Testbench Verilog: Tạo dữ liệu kiểm tra đa dạng trên môi trường mô phỏng RTL, bao gồm kịch bản chạy tự do không có sự kiện ngoài, kịch bản chèn tín hiệu Reset ngẫu nhiên và kịch bản kích hoạt tín hiệu Switch giữ trạng thái trong nhiều chu kỳ.
  • Xác thực phần cứng: Sử dụng phần mềm Xilinx ISE Design Suite 14 để tổng hợp ra Netlist, thực hiện phân tích định thời tĩnh (Static Timing Analysis) và nạp tệp bitstream trực tiếp lên FPGA Spartan-3E để quan sát phản hồi của đèn LED trên kit thật.

Phát hiện và kết quả nghiên cứu chính

Quá trình mô phỏng và thực nghiệm trên phần cứng đã chứng minh thiết kế đạt độ chính xác 100% so với đặc tả kỹ thuật ban đầu:

+----------------------------------------------------------------------------+
|                  KẾT QUẢ XÁC THỰC CÁC TRƯỜNG HỢP VẬN HÀNH                  |
+-------------------+--------------------+------------------+----------------+
| KỊCH BẢN THỬ NGHIỆM| TÍN HIỆU ĐẦU VÀO   | TRẠNG THÁI RA    | ĐÁNH GIÁ CHỨC NĂNG|
|                   | rst_n  | switch(C) | MainRoad|CrossRoad|               |
+-------------------+--------+-----------+---------+--------+----------------+
| 1. Bình thường    |   1    |     1     | Luân phiên S0-S5 | Hoàn hảo 100%  |
| 2. Reset tích cực |   0    |     X     | 001 (Đỏ)|001 (Đỏ) | Về ngay S2/S0  |
| 3. Switch giữ pha |   1    |     0     | Khóa cứng tại Sx | Đóng băng chuẩn|
+-------------------+--------+-----------+---------+--------+----------------+

1. Phân luồng giao thông an toàn và không xung đột

Máy trạng thái FSM chuyển tiếp mượt mà qua 6 giai đoạn. Điểm nổi bật là việc tích hợp hai pha trung gian Đỏ - Đỏ ($S_2$ và $S_5$) với độ trễ được kiểm soát chính xác. Điều này loại bỏ hoàn toàn hiện tượng xung đột luồng phương tiện tại tâm ngã tư (vốn thường xảy ra khi đèn một hướng vừa đỏ thì hướng kia lập tức xanh).

2. Độ ổn định cao của cơ chế Clock Gating phục vụ chế độ thủ công

Khi có tín hiệu điều khiển khẩn cấp (switch = 0), cổng logic AND chặn hoàn toàn cạnh kích của xung nhịp. Kết quả mô phỏng dạng sóng trên ISE cho thấy hệ thống ngay lập tức giữ nguyên trạng thái đèn hiện hành (ví dụ: đang ở $S_1$ thì giữ nguyên vàng đường chính và đỏ đường ngang). Khi nhả switch (switch = 1), bộ đếm thời gian tiếp tục đếm phần chu kỳ còn lại mà không gặp bất kỳ lỗi xung đột trạng thái (glitch/hazard) nào.

3. Khả năng phục hồi hệ thống tức thời qua Reset đồng bộ

Khi kích hoạt tín hiệu rst_n = 0 tại bất kỳ thời điểm nào trong chu kỳ (kể cả giữa pha đèn xanh), hệ thống ngay lập tức đưa cả hai hướng về trạng thái đèn đỏ an toàn ban đầu (MRED_CRED1) tại sườn dương xung clock kế tiếp, đồng thời xóa thanh ghi đếm clk_counter về 8'd0.

4. Tối ưu hóa tài nguyên phần cứng trên FPGA

Thiết kế sử dụng cấu trúc mã nguồn RTL tối giản, tận dụng tối đa các bảng tra Look-Up Table (LUT) 4 ngõ vào và thanh ghi D-FF có sẵn trong các khối logic CLB của chip Spartan-3E. Điều này giúp mức tiêu thụ công suất tĩnh cực thấp, đồng thời dành dung lượng lớn phần cứng cho việc tích hợp thêm các cảm biến ngoại vi sau này.

Đóng góp khoa học và giá trị ứng dụng

               ĐÓNG GÓP TOÀN DIỆN CỦA ĐỀ TÀI NGHIÊN CỨU
[ ĐÓNG GÓP HỌC THUẬT ]    [ GIẢI PHÁP KỸ THUẬT ]     [ GIÁ TRỊ ỨNG DỤNG ]
• Chuẩn hóa FSM 6 pha     • Clock Gating đơn giản    • Tích hợp hệ thống ITS
• Tích hợp Red-Red Safety • RTL Synthesis chuẩn mực  • Mô hình mẫu cho ASIC
• Tài liệu giảng dạy vi mạch • Định thời chia sẻ tài nguyên • Ứng dụng nút giao vừa/nhỏ

1. Đóng góp về mặt lý thuyết và phương pháp luận

  • Mô hình hóa FSM đồng bộ đa pha: Chuẩn hóa quy trình thiết kế máy trạng thái hữu hạn chuyên biệt cho điều khiển giao thông đô thị, chứng minh tính ưu việt của việc tích hợp các khoảng trễ đệm an toàn trực tiếp vào không gian trạng thái FSM.
  • Tối ưu hóa mạch định thời chia sẻ: Thay vì sử dụng 3 bộ đếm độc lập cho 3 pha màu, đề tài áp dụng một bộ đếm đồng bộ duy nhất kết hợp mạch so sánh logic đa ngõ vào, giúp tiết kiệm đáng kể diện tích silicon logic.

2. Ứng dụng thực tiễn trong kỹ thuật và đời sống

  • Hạt nhân cho Hệ thống Giao thông Thông minh (ITS): Kiến trúc Verilog của đề tài có tính mở cao, sẵn sàng kết nối với các module xử lý ảnh (Camera đếm xe) hoặc cảm biến vòng từ (Inductive Loop Detector) để chuyển đổi từ hệ thống định thời cố định sang hệ thống điều khiển thích ứng theo mật độ phương tiện thực tế.
  • Mô hình tiền khả thi cho sản xuất ASIC: Cung cấp mã nguồn RTL hoàn chỉnh, chuẩn tổng hợp, cho phép các doanh nghiệp sản xuất vi mạch có thể đóng gói trực tiếp thành chip điều khiển chuyên dụng (ASIC) với giá thành rẻ khi sản xuất hàng loạt.
  • Giá trị giáo dục và đào tạo kỹ thuật cao: Đề tài là tài liệu thực hành mẫu mực cho sinh viên và kỹ sư các ngành Kỹ thuật Máy tính, Điện tử - Viễn thông tiếp cận với công nghệ vi mạch số hiện đại, rút ngắn khoảng cách giữa lý thuyết và sản xuất công nghiệp.

Đối tượng quan tâm và lợi ích tiếp nhận

+----------------------------------------------------------------------------+
|                     MA TRẬN LỢI ÍCH CỦA NGHIÊN CỨU                         |
+-----------------------------+----------------------------------------------+
| ĐỐI TƯỢNG QUAN TÂM          | LỢI ÍCH TIẾP NHẬN CỤ THỂ                     |
+-----------------------------+----------------------------------------------+
| 1. Kỹ sư Vi mạch & FPGA    | * Tham khảo cấu trúc FSM & Clock Gating chuẩn|
|                             | * Tài liệu hóa quy trình RTL đến Bitstream   |
+-----------------------------+----------------------------------------------+
| 2. Giảng viên & Sinh viên  | * Giáo cụ trực quan trong môn Thiết kế Vi mạch|
|                             | * Bộ khung để phát triển đồ án nâng cao      |
+-----------------------------+----------------------------------------------+
| 3. Chuyên gia Quy hoạch ITS | * Giải pháp phần cứng điều khiển ổn định 24/7|
|                             | * Thời gian đáp ứng micro-giây, không bị treo|
+-----------------------------+----------------------------------------------+
| 4. Doanh nghiệp sản xuất    | * Tiết kiệm chi phí R&D khi đúc chip ASIC    |
|    thiết bị phụ trợ         | * Khả năng tùy biến nhanh cấu hình đèn ngã tư|
+-----------------------------+----------------------------------------------+

Câu hỏi thường gặp (FAQ)

1. Phát hiện quan trọng nhất của công trình nghiên cứu này là gì?

Trả lời: Phát hiện quan trọng nhất là việc chứng minh kiến trúc phần cứng chuyên biệt trên nền tảng FPGA (kết hợp FSM 6 trạng thái và cơ chế Clock Gating logic) có thể thay thế hoàn hảo các bộ điều khiển vi điều khiển truyền thống, mang lại độ ổn định tuyệt đối, phản hồi tức thời trong chế độ khẩn cấp và loại trừ hoàn toàn nguy cơ xung đột giao thông nhờ hai pha đệm an toàn Đỏ - Đỏ.

2. Phương pháp thiết kế phần cứng trong đề tài có gì khác biệt so với lập trình vi điều khiển?

Trả lời: Thay vì viết các câu lệnh dạng phần mềm chạy tuần tự từng dòng trên CPU của vi điều khiển, đề tài sử dụng ngôn ngữ Verilog HDL để "vẽ" ra các mạch điện số thực tế (cổng logic, Flip-Flop, bộ cộng, MUX). Mạch số này chạy song song thực sự, không có độ trễ hệ điều hành hay nghẽn hàng đợi ngắt.

3. Kết quả của nghiên cứu có thể mở rộng (generalize) cho các ngã 5, ngã 6 hay giao lộ phức tạp không?

Trả lời: Hoàn toàn có thể. Do được thiết kế theo cấu trúc module phân cấp, người phát triển chỉ cần mở rộng số lượng bit mã hóa trạng thái trong traffic_light_fsm (ví dụ: dùng 4-bit để mã hóa tới 16 trạng thái) và bổ sung các tín hiệu ngõ ra điều khiển đèn rẽ trái, đèn cho người đi bộ mà không cần thay đổi kiến trúc của bộ đếm trễ delay_counter.

4. Hướng phát triển tiếp theo (Next Steps) của nghiên cứu này là gì?

Trả lời: Nhóm nghiên cứu đề xuất hai hướng nâng cấp then chốt:

  1. Tích hợp module giao tiếp UART/Ethernet để kết nối về trung tâm điều hành giao thông đô thị.
  2. Bổ sung giải thuật AI/Machine Learning thu gọn trên FPGA để tự động điều chỉnh thông số định thời GREEN_TIME theo dữ liệu luồng xe thời gian thực thu thập từ camera giám sát.

5. Khả năng ứng dụng thực tế trước mắt của hệ thống là gì?

Trả lời: Hệ thống có thể triển khai ngay tại các nút giao thông vừa và nhỏ cần độ bền bỉ cao, hoặc tích hợp trong các mô hình đào tạo thực hành tại các trường đại học khối kỹ thuật công nghệ.

Kết luận

Công trình nghiên cứu khoa học "Thiết Kế Hệ Thống Điều Khiển Tín Hiệu Đèn Giao Thông Sử Dụng FPGA" (Mã số đề tài: SV2020-124) do nhóm sinh viên Trường Đại học Sư phạm Kỹ thuật TP.HCM thực hiện đã giải quyết trọn vẹn và chuẩn mực bài toán điều khiển tín hiệu ngã tư bằng phương pháp thiết kế số hiện đại.

Bằng việc kết hợp hài hòa giữa ngôn ngữ mô tả phần cứng Verilog HDL, mô hình máy trạng thái hữu hạn FSM và kiểm chứng thành công trên kit Xilinx Spartan-3E, đề tài đã khẳng định tính vượt trội của giải pháp phần cứng khả trình so với vi điều khiển truyền thống. Đây không chỉ là bước đột phá kỹ thuật phục vụ hiện đại hóa hạ tầng giao thông mà còn là đóng góp học thuật giá trị trong đào tạo thiết kế vi mạch tại Việt Nam.

[!TIP] Khuyến nghị hợp tác: Các đơn vị phát triển giải pháp Đô thị Thông minh (Smart City) và các trung tâm nghiên cứu bán dẫn có thể ứng dụng trực tiếp mô hình RTL của nghiên cứu này làm nền tảng phát triển các chip điều khiển chuyên dụng thế hệ mới.