Tổng quan luận án

Luận án tiến sĩ kỹ thuật với đề tài "Nghiên cứu phát triển chip cho hệ điều khiển tựa từ thông rotor động cơ xoay chiều ba pha trên nền tảng FPGA" do nghiên cứu sinh Lê Nam Dương thực hiện tại Đại học Bách Khoa Hà Nội, dưới sự hướng dẫn khoa học của PGS.TS Vũ Hoàng Phương và PGS.TS Nguyễn Văn Liễn, thuộc chuyên ngành Kỹ thuật điều khiển và tự động hóa (mã số 9520216).

Tính cấp thiết và khoảng trống nghiên cứu

Trong lĩnh vực điều khiển truyền động điện công nghiệp, điều khiển số đã thay thế phần lớn điều khiển tương tự nhờ tính mềm dẻo trong lập trình, khả năng thích ứng với các điều kiện vận hành khác nhau, khả năng chống nhiễu và không nhạy với sự thay đổi tham số thành phần. Các hệ thống điều khiển số truyền thống chủ yếu sử dụng bộ vi điều khiển ($\mu\text{P}$) hoặc bộ xử lý tín hiệu số (DSP) do chi phí thấp và tích hợp sẵn các ngoại vi chuyên dụng như bộ chuyển đổi tương tự - số (ADC), bộ định thời (timer) và khối điều chế độ rộng xung (PWM). Tuy nhiên, kiến trúc vi xử lý và DSP hoạt động theo nguyên tắc thực thi lệnh tuần tự, dẫn đến độ trễ vòng lặp phản hồi khi xử lý các thuật toán phức tạp.

Xu hướng phát triển của các hệ thống truyền động hiện đại đòi hỏi thu nhỏ kích thước, giảm trọng lượng và tăng mật độ công suất, ứng dụng trong xe điện, hệ thống tăng áp điện (e-turbo), máy bay không người lái (UAV), thiết bị y tế phẫu thuật và máy bơm tốc độ cao với dải tốc độ quay từ 10.000 đến 100.000 vòng/phút. Để kiểm soát dòng điện ở dải tốc độ này, tần số cập nhật thuật toán điều khiển và tần số PWM cần nâng từ mức 10 kHz lên 100 kHz - 200 kHz. Các van bán dẫn băng thông rộng thế hệ mới như Gallium Nitride (GaN) và Silicon Carbide (SiC) cho phép đóng cắt ở tần số cao với tổn hao chuyển mạch và điện trở dẫn rất thấp. Việc sử dụng DSP hoặc cấu trúc đa CPU truyền thống không đáp ứng được yêu cầu về thời gian thực thi chu kỳ ngắn mà không làm cạn kiệt tài nguyên xử lý hoặc làm tăng chi phí phần cứng. Công nghệ mảng cổng lập trình trường (FPGA) với khả năng xử lý tính toán song song ở mức phần cứng, thời gian thực thi tính bằng micro-giây ($\mu\text{s}$) và khả năng tích hợp toàn bộ hệ thống trên một vi mạch (SoC) là giải pháp kỹ thuật giải quyết giới hạn này.

Mục tiêu nghiên cứu

Luận án xác định ba mục tiêu nghiên cứu cụ thể:

  1. Phát triển thiết kế phần cứng và phần mềm cho các thuật toán điều khiển tựa theo từ thông rotor (FOC) dựa trên nền tảng FPGA.
  2. Thiết kế chip điều khiển mạch vòng dòng điện FOC cho động cơ xoay chiều ba pha trên FPGA.
  3. Thiết kế cấu trúc điều khiển bền vững cho động cơ đồng bộ nam châm vĩnh cửu sử dụng thuật toán điều khiển kháng nhiễu.

Đối tượng và phạm vi nghiên cứu

  • Đối tượng nghiên cứu: Động cơ xoay chiều ba pha, bao gồm động cơ không đồng bộ rotor lồng sóc (KĐB-RLS / IM) và động cơ đồng bộ nam châm vĩnh cửu (ĐB-KTVC / PMSM), cùng các động cơ xoay chiều ba pha có mật độ công suất cao.
  • Phạm vi nghiên cứu:
    • Thiết kế và phát triển cấu trúc phần cứng chuyên dụng (chip) cho mạch vòng dòng điện stator của hệ truyền động FOC trên nền tảng FPGA.
    • Xây dựng, mô tả phần cứng bằng ngôn ngữ VHDL cho các khối chức năng điều khiển vector và phát xung điều chế vector không gian (SVPWM).
    • Nghiên cứu thuật toán điều khiển kháng nhiễu phi tuyến cho động cơ PMSM.
    • Đánh giá kiểm chứng thuật toán qua mô phỏng phần mềm Matlab/Simulink và mô phỏng thực nghiệm thời gian thực phần cứng trong vòng lặp (Hardware-In-the-Loop - HIL) trên thiết bị Typhoon HIL 402 kết nối với kit FPGA Xilinx Zynq-7000 (Zybo Z7-20).

Tổng quan tài liệu và vị trí của luận án

Các hướng nghiên cứu trước trong văn bản

Tác giả đã tổng hợp các hướng nghiên cứu trong nước và quốc tế liên quan đến cấu trúc điều khiển vector và nền tảng phần cứng thực thi:

  • Lý thuyết điều khiển vector (FOC): Công trình của B. K. Bose [1] và W. Leonhard [6] xác lập cơ sở lý thuyết điều khiển tựa từ thông rotor cho máy điện xoay chiều, cho phép tách độc lập kênh điều khiển từ thông và kênh điều khiển mô-men tương tự như động cơ một chiều kích từ độc lập.
  • Triển khai FOC trên nền tảng DSP: Các công trình [2-6], [10, 19, 20] sử dụng DSP làm nền tảng xử lý tín hiệu và điều khiển số cho PMSM và IM. Hạn chế về băng thông điều khiển dòng điện mạch vòng kín thường bị giới hạn trong khoảng từ 2 kHz đến 4 kHz do xử lý tuần tự [31, 34].
  • Ứng dụng FPGA và ASIC trong điều khiển truyền động điện: Nghiên cứu của các kỹ sư International Rectifier (IR) về thiết kế ASIC linh hoạt cho servo-on-a-chip (ASSP) cạnh tranh với DSP [19, 24, 34-36]. Các công trình [7, 10, 18, 20, 56, 59] ứng dụng FPGA từ vai trò giao tiếp ngoại vi ban đầu (năm 1984) đến việc đảm nhiệm toàn bộ thuật toán điều khiển hệ thống trên chip SoC. Công trình [18] sử dụng công cụ Xilinx System Generator trong Matlab/Simulink để sinh mã tự động. Các nghiên cứu [51] triển khai DTC và FOC cho động cơ không đồng bộ bằng ngôn ngữ VHDL và Verilog. Các nghiên cứu triển khai bộ điều khiển PID [10, 67], bộ điều khiển mờ [4, 80], điều khiển bám [8], bộ điều chế SVPWM [75] và thuật toán phân vùng phần cứng/phần mềm SoC trên vi xử lý MicroBlaze [78].
  • Công nghệ linh kiện bán dẫn công suất băng thông rộng: Các nghiên cứu [15, 45, 74] phân tích sự phát triển của van GaN và SiC cho phép tần số chuyển mạch cao, đòi hỏi tần số lấy mẫu và tính toán của mạch vòng điều khiển dòng điện phải tăng tương ứng.

Khoảng trống nghiên cứu được luận án lựa chọn

Các giải pháp DSP hiện hữu gặp nút thắt về thời gian tính toán khi tần số điều khiển yêu cầu lên mức 100 kHz. Ngược lại, việc triển khai toàn bộ thuật toán FOC trên FPGA thường tiêu tốn nhiều tài nguyên logic nếu không tối ưu hóa cấu trúc số học và máy trạng thái. Luận án lựa chọn giải quyết khoảng trống:

  • Xây dựng quy trình chuẩn hóa dữ liệu số dấu phẩy tĩnh cho các phép biến đổi tọa độ và khâu tính toán số học của bộ điều khiển PI.
  • Thiết kế cấu trúc phần cứng bằng ngôn ngữ VHDL tối ưu hóa việc phân chia tài nguyên và xử lý song song, cho phép thực thi toàn bộ thuật toán FOC mạch vòng dòng điện trong chu kỳ lấy mẫu $10\ \mu\text{s}$ (tần số 100 kHz).
  • Kết hợp bộ quan sát nhiễu phi tuyến (NDO) nhằm nâng cao tính bền vững cho hệ truyền động PMSM trước các biến thiên tải và bất định tham số.

Cơ sở lý thuyết và phương pháp nghiên cứu

Cơ sở lý thuyết và mô hình toán học

Luận án sử dụng khung lý thuyết điều khiển tựa từ thông rotor (FOC) cho hai đối tượng động cơ xoay chiều ba pha:

1. Động cơ không đồng bộ rotor lồng sóc (KĐB-RLS)

Mô hình toán học trên hệ tọa độ tựa từ thông rotor ($dq$) biểu diễn qua hệ phương trình vi phân: $$\frac{di_{sd}}{dt} = -\left(\frac{1}{\sigma T_s} + \frac{1-\sigma}{\sigma T_r}\right)i_{sd} + \omega_s i_{sq} + \frac{1-\sigma}{\sigma T_r}\psi_{rd}' + \frac{1-\sigma}{\sigma}\omega_r \psi_{rq}' + \frac{1}{\sigma L_s} u_{sd}$$ $$\frac{di_{sq}}{dt} = -\omega_s i_{sd} - \left(\frac{1}{\sigma T_s} + \frac{1-\sigma}{\sigma T_r}\right)i_{sq} - \frac{1-\sigma}{\sigma}\omega_r \psi_{rd}' + \frac{1-\sigma}{\sigma T_r}\psi_{rq}' + \frac{1}{\sigma L_s} u_{sq}$$ $$\frac{d\psi_{rd}'}{dt} = \frac{1}{T_r} i_{sd} - \frac{1}{T_r}\psi_{rd}' + (\omega_s - \omega)\psi_{rq}'$$ $$\frac{d\psi_{rq}'}{dt} = \frac{1}{T_r} i_{sq} - (\omega_s - \omega)\psi_{rd}' - \frac{1}{T_r}\psi_{rq}'$$

Trong đó: $\sigma = 1 - \frac{L_m^2}{L_s L_r}$, $\omega_s = \omega_r + \omega = \frac{L_m}{T_r \psi_{rd}'} i_{sq} + \omega$, mô-men điện từ: $m_M = \frac{3}{2} z_p \frac{L_m}{L_r} \psi_{rd}' i_{sq}$.

2. Động cơ đồng bộ nam châm vĩnh cửu (ĐB-KTVC / PMSM)

Mô hình toán học trên hệ tọa độ quay $dq$: $$\frac{di_{sd}}{dt} = -\frac{1}{T_{sd}} i_{sd} + \omega_s \frac{L_{sq}}{L_{sd}} i_{sq} + \frac{1}{L_{sd}} u_{sd}$$ $$\frac{di_{sq}}{dt} = -\omega_s \frac{L_{sd}}{L_{sq}} i_{sd} - \frac{1}{T_{sq}} i_{sq} + \frac{1}{L_{sq}} u_{sq} - \omega_s \frac{\psi_p}{L_{sq}}$$ Phương trình mô-men điện từ khi điều khiển $i_{sd} = 0$: $$m_M = \frac{3}{2} z_p \psi_p i_{sq}$$

Khi mạch vòng dòng điện đáp ứng nhanh (sau 2 chu kỳ trích mẫu), mô hình trạng thái của động cơ được hạ bậc (bậc 2), đơn giản hóa việc thiết kế mạch vòng tốc độ và từ thông.

+-----------------------------------------------------------------------------------+
| Bảng 1: Bảng tổng hợp các thông số ký hiệu toán học trong mô hình động cơ       |
+-------------------+---------+-----------------------------------------------------+
| Ký hiệu           | Đơn vị  | Ý nghĩa vật lý                                      |
+-------------------+---------+-----------------------------------------------------+
| L_sd, L_sq        | mH      | Điện cảm stator trên trục d và trục q               |
| L_m               | mH      | Hỗ cảm giữa cuộn dây stator và rotor                |
| R_s               | Ohm     | Điện trở dây quấn stator                            |
| \psi_p, \lambda_f | Wb      | Từ thông cực nam châm vĩnh cửu                      |
| i_sd, i_sq        | A       | Dòng điện stator trên trục d và trục q              |
| u_sd, u_sq        | V       | Điện áp stator trên trục d và trục q                |
| \omega, \omega_s  | rad/s   | Tốc độ góc rotor và tốc độ góc từ trường stator     |
| z_p               | -       | Số cặp cực từ của động cơ                           |
| J                 | kg.m^2  | Mô-men quán tính của hệ truyền động                 |
+-------------------+---------+-----------------------------------------------------+

Phương pháp nghiên cứu và công cụ thực tế

  1. Thiết kế phần cứng số: Sử dụng ngôn ngữ VHDL để mô tả các khối chức năng. Quá trình tổng hợp, biên dịch và nạp cấu hình thực hiện trên phần mềm Xilinx Vivado Design Suite.
  2. Kỹ thuật chuẩn hóa dữ liệu số: Chuẩn hóa toàn bộ các biến vật lý sang định dạng dấu phẩy tĩnh số bù 2 (2's complement) độ dài 12-bit định dạng Q11 để tính toán hàm lượng giác và hệ số. Bảng tra sin/cosin được tạo sẵn và lưu trong ROM thông qua tệp khởi tạo bộ nhớ (Memory Initialization File - MIF).
  3. Mô-đun chuyển đổi tín hiệu tương tự - số (XADC): Cấu hình khối XADC tích hợp trong chip Zynq-7000 (2 kênh ADC 12-bit, tốc độ 1 MSPS) để đo dòng điện pha $i_a, i_b, i_c$ ở chế độ đơn cực (0 đến 1V, độ phân giải $1\ \text{LSB} = 244\ \mu\text{V}$) hoặc chế độ lưỡng cực (-0.5V đến +0.5V).
  4. Kiểm chứng thực nghiệm thời gian thực: Sử dụng thiết bị Typhoon HIL 402 mô phỏng thời gian thực mạch lực biến tần và động cơ, kết nối trực tiếp qua cáp I/O với kit FPGA Zybo Z7-20 đóng vai trò bộ điều khiển phát xung và nhận tín hiệu phản hồi.

Nội dung chính theo từng chương

Chương 1: Tổng quan về thuật toán điều khiển FOC cho động cơ xoay chiều ba pha

Chương 1 hệ thống hóa cơ sở lý thuyết điều khiển vector FOC cho hai nhóm động cơ KĐB-RLS và ĐB-KTVC. Tác giả phân tích mô hình không gian trạng thái, làm rõ nguyên lý tách kênh dòng điện $i_{sd}$ (tạo từ thông) và $i_{sq}$ (tạo mô-men).

Nội dung chương đi sâu so sánh các phương pháp thiết kế bộ điều khiển dòng điện:

  • Các phương pháp tuyến tính:
    • Bộ điều khiển PI: Thiết kế đơn giản, tính toán nhanh; chọn thông số triệt tiêu cực - không ($T_{id} = T_{sd} = L_{sd}/R_s$), hằng số thời gian vòng kín chọn bằng bội số chu kỳ trích mẫu ($T^* = 5 T_{sw}$). Hạn chế: chất lượng suy giảm khi điểm làm việc thay đổi xa vùng cân bằng.
    • Bộ điều khiển Deadbeat truyền thống và cải tiến: Đưa biến trạng thái bám giá trị đặt sau số chu kỳ hữu hạn $N$, phương pháp cải tiến sử dụng ma trận độ lợi $L$ để giảm độ nhạy tham số nhưng phụ thuộc vào vi xử lý.
  • Các phương pháp phi tuyến:
    • Tuyến tính hóa chính xác (Exact Linearization): Triệt tiêu phi tuyến qua phản hồi trạng thái, đòi hỏi đo lường chính xác các biến.
    • Điều khiển tựa phẳng (Flatness-based Control): Dựa trên mô hình ngược và bài toán quỹ đạo.
    • Điều khiển cuốn chiếu (Backstepping): Thiết kế theo hàm Lyapunov đảm bảo ổn định toàn cục nhưng thuật toán phức tạp đối với mô hình bậc cao.

Chương 1 cũng phân tích chi tiết cấu trúc phần cứng của hệ truyền động trên nền tảng DSP và FPGA, chỉ ra hạn chế tính toán tuần tự của DSP và xác định hướng nghiên cứu phát triển chip điều khiển FOC trên FPGA.

Chương 2: Giải pháp thiết kế bộ điều khiển cho động cơ xoay chiều ba pha trên nền tảng FPGA

Chương 2 trình bày kiến trúc phần cứng FPGA và quy trình thiết kế cấu trúc tính toán số. Kiến trúc FPGA bao gồm ma trận khối logic khả trình (CLB gồm các bảng tra LUT 4 đầu vào, Flip-Flop, Latch), khối kết nối lập trình (Programmable Switch Matrix), và các khối giao tiếp vào/ra (I/O Block hỗ trợ các chuẩn vi sai, đơn cực). Dòng SoC Zynq-7000 tích hợp phần cứng gồm lõi xử lý ARM Cortex-A9 và phần logic khả trình (PL).

Quy trình chuẩn hóa dữ liệu trên FPGA được thực hiện qua các bước:

  1. Chuẩn hóa khối đo lường XADC: Cấu hình thanh ghi điều khiển (Control Register) và thanh ghi trạng thái (Status Register) thông qua cổng giao tiếp cấu hình động DRP (Dynamic Reconfiguration Port) 16-bit. Dải đo 12-bit phân giải điện áp $1/4096 \approx 244\ \mu\text{V}$.
  2. Chuẩn hóa biến đổi tọa độ: Các giá trị lượng giác và hệ số tỷ lệ được chuyển đổi sang định dạng số cố định Q11:
    • Hệ số $\frac{1}{\sqrt{3}} \approx 0.57735 \xrightarrow{\text{Q11}} 10010011110_2 = \frac{1}{2} + \frac{1}{16} + \frac{1}{128} + \frac{1}{256} + \frac{1}{512} + \frac{1}{2048}$
    • Hệ số $\frac{\sqrt{3}}{2} \approx 0.866025 \xrightarrow{\text{Q11}} 11011101101_2 = \frac{1}{2} + \frac{1}{4} + \frac{1}{16} + \frac{1}{32} + \frac{1}{64} + \frac{1}{256} + \frac{1}{512} + \frac{1}{2048}$
  3. Chuẩn hóa bộ điều khiển dòng PI: Thiết kế sơ đồ thuật toán số học có khâu bão hòa chống tích phân bão hòa (anti-windup) nhằm triệt tiêu hiện tượng quá điều chỉnh khi sai số đầu vào lớn: $$u(t_n) = K_p e(t_n) + K_i \int e(t_n) dt$$ Đầu ra bị giới hạn trong dải $[u_{\min}, u_{\max}]$.
+-----------------------------------------------------------------------------------+
| Bảng 2: Tín hiệu giao tiếp cổng DRP của khối XADC                                 |
+---------------+---------------+-----------+---------------------------------------+
| Tên tín hiệu  | Độ rộng bit   | Hướng     | Chức năng chi tiết                    |
+---------------+---------------+-----------+---------------------------------------+
| DO            | 16 bit        | Đầu ra    | Bus dữ liệu đọc từ Status Register    |
| DI            | 16 bit        | Đầu vào   | Bus dữ liệu ghi vào Control Register  |
| DADDR         | 7 bit         | Đầu vào   | Địa chỉ ô nhớ thanh ghi truy cập      |
| DEN           | 1 bit         | Đầu vào   | Tín hiệu cho phép cổng DRP hoạt động  |
| DWE           | 1 bit         | Đầu vào   | Tín hiệu cho phép ghi dữ liệu         |
| DCLK          | 1 bit         | Đầu vào   | Xung nhịp đồng hồ cho khối XADC       |
| DRDY          | 1 bit         | Đầu ra    | Báo dữ liệu đã sẵn sàng trên DO/DI    |
+---------------+---------------+-----------+---------------------------------------+

Chương 3: Thiết kế cấu trúc điều khiển cho động cơ xoay chiều ba pha trên nền tảng FPGA

Chương 3 trình bày chi tiết thiết kế VHDL cho các khối chức năng điều khiển FOC và kết quả thử nghiệm thực nghiệm thời gian thực trên Typhoon HIL 402:

  • Khối đo dòng điện và đọc Encoder: Xử lý tách tín hiệu 2 kênh đo tương tự từ XADC, tái tạo 3 dòng pha stator ($i_a + i_b + i_c = 0$). Khối đọc encoder xử lý giải mã tín hiệu dịch pha kênh A và B theo máy trạng thái để xác định chiều quay và vị trí góc rotor $\theta_e$.
  • Khối biến đổi hệ tọa độ: Thực hiện biến đổi Clarke ($abc \rightarrow \alpha\beta$), biến đổi Park ($\alpha\beta \rightarrow dq$) và biến đổi Park ngược ($dq \rightarrow \alpha\beta$) dựa trên bảng tra MIF ROM.
  • Khối điều chế vector không gian (SVPWM): Xác định 6 sector trong mặt phẳng $\alpha\beta$, tính toán thời gian đóng cắt $T_1, T_2, T_0$ và tạo xung răng cưa so sánh chu kỳ nhiệm vụ (Duty cycle).
  • Cấu trúc thực thi song song: Triển khai bằng máy trạng thái hữu hạn (FSM), cho phép thực hiện đồng thời các phép tính logic và số học.
+-----------------------------------------------------------------------------------+
| Bảng 3: Tổng hợp tài nguyên phần cứng FPGA tiêu thụ và thời gian thực thi         |
+-------------------------------+-------------------+-------------------------------+
| Thông số đánh giá             | Giá trị đo đạc    | Ghi chú kỹ thuật              |
+-------------------------------+-------------------+-------------------------------+
| Tần số thực thi vòng dòng     | 100 kHz           | Chu kỳ lấy mẫu T_s = 10 us    |
| Kit phần cứng FPGA            | Zybo Z7-20        | Xilinx Zynq-7000 SoC          |
| Thiết bị mô phỏng HIL         | Typhoon HIL 402   | Kết nối thời gian thực        |
| Dải tốc độ thử nghiệm KĐB-RLS | 30 đến 190 rad/s  | 30, 32, 95, 128, 150, 190     |
| Dải tốc độ thử nghiệm PMSM    | 30 đến 628 rad/s  | 30 (tải 15Nm), 280, 300, 628  |
+-------------------------------+-------------------+-------------------------------+

Kết quả thực nghiệm thời gian thực trên HIL 402 chứng minh hệ thống hoạt động ổn định ở chu kỳ điều khiển $10\ \mu\text{s}$ (100 kHz). Dòng điện stator ba pha duy trì dạng hình sin đối xứng, đáp ứng tốc độ và mô-men bám sát giá trị đặt ở các dải vận tốc từ thấp đến cao ($30\ \text{rad/s}$ đến $628\ \text{rad/s}$) đối với cả hai loại động cơ.

Chương 4: Điều khiển kháng nhiễu cho động cơ đồng bộ kích thích vĩnh cửu

Chương 4 tập trung giải quyết bài toán bù nhiễu mô-men tải và bất định tham số trên động cơ PMSM:

  • Phân tích tác động nhiễu: Mô-men cản $m_L$ và các thành phần sai lệch tham số điện cảm, điện trở tác động trực tiếp lên mạch vòng tốc độ và dòng điện.
  • Thiết kế bộ quan sát nhiễu phi tuyến (Nonlinear Disturbance Observer - NDO): Xây dựng thuật toán ước lượng các thành phần nhiễu bất định $d_d, d_q$ trong mạch vòng dòng điện và $d_\omega$ trong mạch vòng tốc độ.
  • Đánh giá ổn định: Sử dụng hàm Lyapunov chứng minh tính ổn định tiệm cận của sai số quan sát nhiễu.
  • Kết quả mô phỏng so sánh: Đánh giá giữa cấu trúc điều khiển PI truyền thống và cấu trúc PI kết hợp NDO. Kết quả cho thấy khi có đột biến mô-men tải (15 Nm), bộ quan sát NDO ước lượng chính xác giá trị thực của nhiễu ($d_\omega, d_d, d_q$), điện áp điều khiển $u_{sd}, u_{sq}$ và dòng điện $i_{sd}, i_{sq}$ được bù nhanh chóng, triệt tiêu độ sụt giảm tốc độ và giảm thời gian quá độ so với phương pháp PI thông thường.

Kết quả và những đóng góp mới

Những đóng góp mới của luận án

  1. Thiết kế chip điều khiển FOC trên nền tảng FPGA: Thiết kế và triển khai cấu trúc phần cứng hoàn chỉnh cho mạch vòng dòng điện tựa từ thông rotor cho động cơ xoay chiều ba pha trên FPGA, đảm bảo khả năng tính toán thời gian thực ở tần số cao 100 kHz.
  2. Quy trình thiết kế phần cứng tối ưu: Xây dựng quy trình chuẩn hóa dữ liệu dấu phẩy tĩnh Q11 và kiến trúc xử lý song song kết hợp máy trạng thái FSM, giúp giảm thiểu mức sử dụng tài nguyên logic trên chip và rút ngắn thời gian tính toán.
  3. Cấu trúc điều khiển bền vững kết hợp NDO cho PMSM: Đề xuất và kiểm chứng cấu trúc điều khiển tích hợp bộ quan sát nhiễu phi tuyến (NDO) với bộ điều khiển PI cho động cơ PMSM, nâng cao khả năng kháng tải và ổn định trước các bất định tham số.

Kiến nghị và giải pháp đề xuất

  • Ứng dụng giải pháp thiết kế chip FPGA chuyên dụng vào các bộ biến tần thương mại sử dụng linh kiện bán dẫn công suất tần số cao (SiC, GaN).
  • Mở rộng chuẩn hóa các lõi IP điều khiển để có thể tái sử dụng trên nhiều dòng vi mạch logic khả trình khác nhau.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế của nghiên cứu

  • Phạm vi phần cứng tập trung chủ yếu vào việc hiện thực hóa mạch vòng dòng điện FOC trên FPGA, trong khi mạch vòng tốc độ và thuật toán kháng nhiễu NDO được đánh giá chủ yếu qua mô hình mô phỏng và mô phỏng phần cứng trong vòng lặp (HIL).
  • Thử nghiệm thực nghiệm thời gian thực dựa trên thiết bị Typhoon HIL 402 thay cho hệ thống biến tần và động cơ công suất thực tế gắn tải cơ học.

Hướng nghiên cứu tiếp theo

  • Tích hợp toàn bộ các mạch vòng điều khiển vị trí, tốc độ và thuật toán kháng nhiễu NDO vào một vi mạch FPGA SoC duy nhất (Full SoC).
  • Nghiên cứu các thuật toán điều khiển không cảm biến (sensorless control) dựa trên bộ quan sát trạng thái tích hợp trên FPGA.
  • Thử nghiệm trên mô hình thực nghiệm động cơ thực tế sử dụng cầu biến tần van bán dẫn SiC/GaN ở dải tần số đóng cắt trên 100 kHz.

Giá trị tham khảo

Luận án là tài liệu tham khảo chuyên môn cho các đối tượng:

  • Nghiên cứu sinh và học viên cao học ngành Điều khiển - Tự động hóa, Kỹ thuật Điện tử: Tham khảo phương pháp mô tả phần cứng VHDL cho các thuật toán điều khiển vector, kỹ thuật chuẩn hóa số học dấu phẩy tĩnh Q11 và phương pháp thiết kế bộ quan sát phi tuyến NDO.
  • Kỹ sư nghiên cứu và phát triển (R&D) hệ thống nhúng truyền động điện: Ứng dụng quy trình cấu hình khối ngoại vi XADC, thiết kế khối phát xung SVPWM, cấu trúc máy trạng thái FSM trên chip FPGA Xilinx Zynq-7000 và kỹ thuật ghép nối kiểm thử thời gian thực với thiết bị Typhoon HIL 402.
  • Giảng viên đại học: Sử dụng làm tài liệu giảng dạy chuyên đề về điều khiển số truyền động điện, thiết kế vi mạch chuyên dụng (ASIC/FPGA) trong điện tử công suất.

Câu hỏi thường gặp

1. Tại sao luận án lựa chọn nền tảng FPGA thay cho DSP truyền thống trong hệ điều khiển FOC?

DSP thực thi các tập lệnh theo trình tự tuần tự, tạo ra độ trễ vòng lặp và làm hạn chế băng thông điều khiển dòng điện (thường chỉ đạt 2 kHz - 4 kHz). Khi ứng dụng với các động cơ mật độ công suất cao quay nhanh (10.000 - 100.000 rpm) và van bán dẫn GaN/SiC đòi hỏi tần số điều chế và lấy mẫu 100 kHz - 200 kHz, DSP không đáp ứng được thời gian xử lý chu kỳ ngắn. FPGA cho phép tính toán song song phần cứng, xử lý thuật toán FOC trong vài micro-giây và có khả năng tích hợp toàn bộ hệ thống lên một chip (SoC).

2. Thuật toán FOC được chuẩn hóa dữ liệu như thế nào khi lập trình trên FPGA?

Luận án chuẩn hóa toàn bộ các biến vật lý sang định dạng dấu phẩy tĩnh số bù 2 với độ dài 12-bit định dạng Q11. Các giá trị lượng giác sin/cosin được tính toán sẵn và lưu trữ trong bộ nhớ ROM qua tệp MIF. Các hệ số tỷ lệ toán học $\frac{1}{\sqrt{3}}$ và $\frac{\sqrt{3}}{2}$ được mã hóa nhị phân tương ứng là 10010011110 và 11011101101.

3. Tần số thực thi của thuật toán FOC và thiết bị thực nghiệm thời gian thực trong luận án là gì?

Thuật toán FOC mạch vòng dòng điện trên FPGA được cấu hình hoạt động ở tần số 100 kHz (chu kỳ tính toán $T_s = 10\ \mu\text{s}$). Hệ thống thực nghiệm thời gian thực sử dụng thiết bị mô phỏng phần cứng Typhoon HIL 402 ghép nối trực tiếp với bo mạch FPGA Zybo Z7-20 (họ Xilinx Zynq-7000).

4. Vai trò của bộ quan sát nhiễu phi tuyến (NDO) trong Chương 4 là gì?

Bộ quan sát nhiễu phi tuyến (Nonlinear Disturbance Observer - NDO) được thiết kế cho động cơ PMSM để ước lượng thời gian thực các thành phần nhiễu bất định của mạch vòng tốc độ ($d_\omega$) và mạch vòng dòng điện ($d_d, d_q$) do mô-men tải đột biến và sai lệch tham số mô hình gây ra. Tín hiệu bù từ NDO giúp bộ điều khiển PI duy trì chất lượng bám tốc độ, triệt tiêu độ sụt áp/dòng và giảm thời gian quá độ khi tải thay đổi.

5. Khối XADC trên FPGA được cấu hình như thế nào để thu thập tín hiệu dòng điện?

Khối XADC tích hợp trên chip Zynq-7000 gồm 2 kênh chuyển đổi 12-bit với tốc độ lấy mẫu 1 MSPS. Khối được truy cập và cấu hình thông qua cổng giao tiếp song song 16-bit DRP. Dữ liệu dòng điện pha được lấy mẫu ở chế độ đơn cực (0 đến 1V) hoặc lưỡng cực (-0.5V đến +0.5V) với độ phân giải lượng tử hóa $1\ \text{LSB} = 244\ \mu\text{V}$.

Kết luận

Luận án của tác giả Lê Nam Dương đã giải quyết bài toán thiết kế chip điều khiển mạch vòng dòng điện tựa từ thông rotor (FOC) cho động cơ xoay chiều ba pha trên nền tảng FPGA. Bằng phương pháp chuẩn hóa dữ liệu định dạng Q11 và kiến trúc xử lý song song trên ngôn ngữ VHDL, hệ thống đạt tần số thực thi 100 kHz với mức tiêu hao tài nguyên logic thấp. Kết quả nghiên cứu đã được kiểm chứng thông qua mô phỏng và thực nghiệm thời gian thực trên hệ thống Typhoon HIL 402 kết hợp bo mạch Zynq-7000, đồng thời khẳng định hiệu quả của cấu trúc kháng nhiễu phi tuyến NDO trong việc nâng cao chất lượng điều khiển động cơ PMSM.