Tổng quan về luận án

Sự phát triển mạnh mẽ của cuộc cách mạng công nghiệp 4.0 và xu hướng điện khí hóa toàn cầu đang đặt ra những yêu cầu chưa từng có đối với các hệ truyền động điện xoay chiều ba pha công suất lớn và mật độ công suất cao. Trong bối cảnh các ứng dụng hiện đại như xe điện (EV), máy bay không người lái (UAV), hệ thống tăng áp điện tử (e-turbo), máy bơm cao tốc và dụng cụ vi phẫu đòi hỏi dải tốc độ vận hành siêu cao từ $10.000$ đến $100.000\text{ vòng/phút}$, các hệ thống điều khiển truyền động đối mặt với thách thức kỹ thuật lớn về tần số đóng cắt và tốc độ xử lý thời gian thực. Để đạt được độ phân giải điều khiển chính xác các thành phần dòng điện stator ở dải tốc độ này, tần số điều chế độ rộng xung (PWM) và tần số cập nhật thuật toán điều khiển bắt buộc phải nâng từ mức truyền thống $10\text{ kHz}$ lên dải $100\text{ kHz} - 200\text{ kHz}$. Sự xuất hiện của các linh kiện bán dẫn băng thông rộng thế hệ mới dựa trên Gallium Nitride (GaN) và Silicon Carbide (SiC) với điện trở dẫn và tổn hao đóng cắt siêu thấp đã mở đường cho các bộ nghịch lưu tần số cao. Tuy nhiên, rào cản cốt lõi hiện nay lại nằm ở nền tảng tính toán: các kiến trúc vi xử lý ($\mu\text{P}$) hoặc chip xử lý tín hiệu số (DSP) truyền thống vốn thực thi lệnh tuần tự không thể đáp ứng được chu kỳ trích mẫu dưới mức micro-giây mà không làm cạn kiệt tài nguyên xử lý hay gây trễ pha nghiêm trọng.

Khoảng trống nghiên cứu (research gap) then chốt được xác định là sự thiếu vắng một kiến trúc chip chuyên dụng hoàn chỉnh trên nền tảng mảng cổng lập trình trường (FPGA/SoC) tích hợp toàn bộ thuật toán điều khiển tựa từ thông rotor (Field-Oriented Control - FOC) theo cấu trúc song song phần cứng thuần túy, kết hợp với các thuật toán kháng nhiễu phi tuyến tiên tiến nhằm triệt tiêu hoàn toàn hiện tượng xen kênh và thích ứng với biến thiên tham số tải ở tần số điều khiển siêu cao $100\text{ kHz}$. Các tài liệu kinh điển của Bose (2006) và Vas (1998) đã đặt nền móng vững chắc cho FOC trên DSP, song các giải pháp này bộc lộ sự chậm trễ cố hữu của vòng lặp phản hồi khi tần số đóng cắt vượt quá $20\text{ kHz}$.

Luận án của nghiên cứu sinh Lê Nam Dương dưới sự hướng dẫn của PGS.TS Vũ Hoàng Phương và PGS.TS Nguyễn Văn Liễn tại Đại học Bách Khoa Hà Nội (2023) với đề tài "Nghiên cứu phát triển chip cho hệ điều khiển tựa từ thông rotor động cơ xoay chiều ba pha trên nền tảng FPGA" đã giải quyết triệt để bài toán này. Nghiên cứu đặt ra các câu hỏi khoa học và giả thuyết cụ thể:

  • Câu hỏi nghiên cứu 1 (RQ1): Làm thế nào để xây dựng một quy trình thiết kế và chuẩn hóa thuật toán FOC dấu phẩy tĩnh trên phần cứng FPGA nhằm tối ưu hóa tài nguyên logic (LUT, Flip-Flop, DSP slices) mà vẫn đảm bảo độ chính xác tính toán tương đương dấu phẩy động?
  • Câu hỏi nghiên cứu 2 (RQ2): Cấu trúc phần cứng nào cho phép thực thi toàn bộ chu trình tính toán vòng dòng điện stator (đo dòng, biến đổi tọa độ Clark/Park, bộ điều khiển PI, phát xung SVPWM) trong khoảng thời gian dưới $10\ \mu\text{s}$ ($100\text{ kHz}$)?
  • Câu hỏi nghiên cứu 3 (RQ3): Thiết kế bộ quan sát và bù nhiễu phi tuyến (Nonlinear Disturbance Observer - NDO) trên nền tảng phần cứng ra sao để đảm bảo tính bền vững của hệ thống truyền động trước biến thiên mô-men tải và bất định tham số?
  • Giả thuyết khoa học 1 (H1): Kiến trúc xử lý song song phân cấp dựa trên máy trạng thái hữu hạn (FSM) và ngôn ngữ VHDL trên FPGA có thể rút ngắn thời gian trễ thực thi vòng điều khiển dòng điện xuống dưới $10\ \mu\text{s}$, đáp ứng hoàn hảo tần số đóng cắt $100\text{ kHz}$ của nghịch lưu SiC/GaN.
  • Giả thuyết khoa học 2 (H2): Cấu trúc điều khiển FOC tích hợp bộ kháng nhiễu phi tuyến NDO sẽ triệt tiêu hoàn toàn sự xen kênh giữa hai trục $d-q$, duy trì độ bám tốc độ và mô-men chính xác ngay cả khi chịu tải đột biến $15\text{ Nm}$ ở dải tốc độ từ thấp ($30\text{ rad/s}$) đến cao ($628\text{ rad/s}$).

Khung lý thuyết của nghiên cứu được xây dựng trên sự tích hợp giữa lý thuyết điều khiển định hướng trường (FOC) của Blaschke và Hasse, lý thuyết ổn định Lyapunov cho các hệ phi tuyến, và lý thuyết thiết kế hệ thống số trên chip (System on Chip - SoC). Phạm vi nghiên cứu bao quát cả hai đối tượng máy điện xoay chiều ba pha chủ đạo: động cơ không đồng bộ rotor lồng sóc (IM) và động cơ đồng bộ nam châm vĩnh cửu (PMSM). Tính đúng đắn của công trình được chứng minh chặt chẽ thông qua mô phỏng toán học trên MATLAB/Simulink, mô phỏng mức truyền thanh ghi (RTL) trên Xilinx Vivado, và kiểm chứng thực nghiệm thời gian thực trên hệ thống Hardware-in-the-Loop (Typhoon HIL 402) kết nối trực tiếp với kit phần cứng FPGA Xilinx Zynq-7000 (Zybo Z7-20).

Literature Review và Positioning

Lịch sử phát triển của lý thuyết điều khiển truyền động điện xoay chiều ghi nhận bước nhảy vọt từ những công trình tiên phong của Blaschke (1972) và Hasse (1969) với phương pháp điều khiển vector tựa từ thông rotor (FOC). FOC cho phép tách độc lập hai thành phần: dòng điện tạo từ thông kích từ ($i_{sd}$) và dòng điện tạo mô-men quay ($i_{sq}$), đưa đặc tính điều khiển của động cơ xoay chiều ba pha phức tạp về tương đương với động cơ một chiều kích từ độc lập. Trong suốt hơn bốn thập kỷ qua, các nghiên cứu tập trung vào hai nhánh tiếp cận chính trong việc hiện thực hóa FOC:

graph TD
    A[Lý thuyết điều khiển Vector FOC] --> B[Nền tảng DSP/MCU truyền thống]
    A --> C[Nền tảng Vi mạch chuyên dụng ASIC]
    A --> D[Nền tảng FPGA/SoC Xử lý Song song]
    B --> B1[Xử lý tuần tự - Nghẽn cổ chai thời gian thực khi PWM > 20kHz]
    C --> C1[Tốc độ cực cao nhưng cố định phần cứng - Không thể tái cấu hình]
    D --> D1[Đột phá: Xử lý song song mức clock, tái cấu hình linh hoạt, FOC 100kHz]

Nhánh 1: Triển khai trên bộ xử lý tín hiệu số (DSP) và vi điều khiển (MCU). Các công trình của Bose (2006), Vas (1998), và Mohan et al. (2003) đã khẳng định vị thế thống trị của DSP trong công nghiệp nhờ tính linh hoạt của phần mềm và thư viện ngoại vi tích hợp phong phú. Tuy nhiên, khi các ứng dụng hiện đại đòi hỏi tốc độ chuyển mạch cao, các nghiên cứu của Naouar et al. (2007) và Monmasson et al. (2011) đã chỉ ra giới hạn vật lý của DSP: kiến trúc CPU tuần tự tạo ra độ trễ tính toán đáng kể ($50\ \mu\text{s} - 100\ \mu\text{s}$), làm giới hạn băng thông mạch vòng dòng điện trong khoảng $2\text{ kHz} - 4\text{ kHz}$. Mặc dù các giải pháp sử dụng DSP đa nhân (multi-core DSP) được đề xuất để san sẻ tải tính toán, chúng làm tăng độ phức tạp giao tiếp nội bus và chi phí hệ thống.

Nhánh 2: Triển khai trên mạch tích hợp chuyên dụng (ASIC) và FPGA. Để khắc phục độ trễ tính toán, các kỹ sư tại International Rectifier (IR) đã phát triển dòng vi mạch ASSP (Application Specific Standard Product) chuyên dụng cho servo-on-a-chip. Dù đạt hiệu năng thời gian thực cao, ASSP lại thiếu tính linh hoạt do phần cứng bị cố định cứng (hard-wired), không thể tùy biến hoặc nâng cấp thuật toán điều khiển mới. Từ đầu thập niên 2010, trường phái nghiên cứu ứng dụng FPGA (Monmasson & Cirstea, 2007; Rodriguez-Andina et al., 2015) đã mở ra kỷ nguyên mới nhờ khả năng thực thi song song phần cứng ở mức chu kỳ xung nhịp (clock-level parallelism). Các công trình của Talla et al. (2015) và Lin et al. (2017) đã chứng minh FPGA cho phép tích hợp toàn bộ hệ thống SoC điều khiển vector với thời gian trễ chỉ vài micro-giây.

Luận án này định vị chính xác tại giao điểm của công nghệ phần cứng tiên tiến và lý thuyết điều khiển hiện đại. Nghiên cứu đã lấp đầy khoảng trống học thuật bằng cách:

  1. So sánh trực tiếp với giải pháp chip chuyên dụng ASSP của International Rectifier, giải pháp dựa trên FPGA của luận án cho phép khả năng tái cấu hình linh hoạt toàn diện (fully reconfigurable) qua mã nguồn VHDL chuẩn hóa.
  2. Khác biệt với hướng tiếp cận của tác giả sử dụng bộ xử lý lõi mềm (như Xilinx MicroBlaze) vốn vẫn chịu một phần độ trễ tuần tự của tập lệnh, luận án xây dựng kiến trúc phần cứng chuyên dụng thuần túy (pure hardware IP Core) bằng máy trạng thái hữu hạn (FSM), đưa thời gian thực thi chu kỳ FOC đạt mốc kỷ lục ở tần số $100\text{ kHz}$ ($10\ \mu\text{s}$).
  3. Bổ sung cấu trúc quan sát và kháng nhiễu phi tuyến NDO vào lõi FOC phần cứng, giải quyết triệt để điểm yếu nhạy cảm tham số và biến thiên tải vốn tồn tại trong các nghiên cứu FOC trên FPGA truyền thống.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án đã kế thừa và mở rộng hệ thống mô hình toán học vi phân phi tuyến bậc cao của động cơ xoay chiều ba pha trên hệ tọa độ tựa theo từ thông rotor ($d-q$). Cụ thể, đối với động cơ không đồng bộ rotor lồng sóc (IM/KĐB-RLS), hệ phương trình trạng thái mô tả mối quan hệ động học giữa dòng điện stator và từ thông rotor được biểu diễn qua trích dẫn công thức trực tiếp từ văn bản luận án:

$$\frac{di_{sd}}{dt} = -\left(\frac{1}{\sigma T_s} + \frac{1-\sigma}{\sigma T_r}\right) i_{sd} + \omega_s i_{sq} + \frac{1-\sigma}{\sigma T_r}\psi_{rd}' + \frac{1-\sigma}{\sigma}\omega_r \psi_{rq}' + \frac{1}{\sigma L_s} u_{sd}$$

$$\frac{di_{sq}}{dt} = -\omega_s i_{sd} - \left(\frac{1}{\sigma T_s} + \frac{1-\sigma}{\sigma T_r}\right) i_{sq} - \frac{1-\sigma}{\sigma}\omega_r \psi_{rd}' + \frac{1-\sigma}{\sigma T_r}\psi_{rq}' + \frac{1}{\sigma L_s} u_{sq}$$

$$\frac{d\psi_{rd}'}{dt} = \frac{1}{T_r} i_{sd} - \frac{1}{T_r}\psi_{rd}' + (\omega_s - \omega)\psi_{rq}', \quad \frac{d\psi_{rq}'}{dt} = \frac{1}{T_r} i_{sq} - (\omega_s - \omega)\psi_{rd}' - \frac{1}{T_r}\psi_{rq}'$$

Đối với động cơ đồng bộ nam châm vĩnh cửu (PMSM/ĐB-KTVC), khi trục $d$ được định hướng hoàn toàn theo vector từ thông cực rotor ($\psi_{pf}$), thành phần vuông góc $\psi_{sq} = 0$, mô hình điện áp stator rút gọn thành:

$$u_{sd} = R_s i_{sd} + L_{sd} \frac{di_{sd}}{dt} - \omega_s L_{sq} i_{sq}$$

$$u_{sq} = R_s i_{sq} + L_{sq} \frac{di_{sq}}{dt} + \omega_s L_{sd} i_{sd} + \omega_s \psi_p$$

Phương trình mô-men điện từ tổng quát và trong điều kiện điều khiển định hướng trường ($i_{sd} = 0$ dưới tốc độ định mức):

$$m_M = \frac{3}{2} p_c (\vec{\psi}_s \times \vec{i}s) \implies m_M = \frac{3}{2} p_c \psi_p i{sq}$$

Đóng góp lý thuyết mang tính đột phá của luận án là việc đề xuất và chứng minh toán học giải pháp hạ bậc mô hình trạng thái: khi bộ điều khiển dòng điện stator trên phần cứng FPGA đạt tốc độ đáp ứng siêu nhanh (sau 2 chu kỳ trích mẫu ở tần số $100\text{ kHz}$), hệ thống nghịch lưu nguồn áp kết hợp với động cơ có thể coi tương đương như một hệ thống được cấp bởi nguồn dòng lý tưởng. Điều này cho phép hạ bậc mô hình trạng thái động học từ bậc cao phi tuyến phức tạp về hệ phương trình trạng thái bậc 2 tuyến tính hóa:

$$\text{Với IM: } \frac{di_m}{dt} = -\frac{1}{T_r} i_m + \frac{1}{T_r} i_{sd}, \quad \frac{d\omega}{dt} = \frac{z_p}{J} k i_m i_{sq} - \frac{z_p}{J} m_L$$

$$\text{Với PMSM: } i_m = \frac{\psi_p}{L_{sd}} + i_{sd}, \quad \frac{d\omega}{dt} = \frac{z_p}{J} k i_m i_{sq} - \frac{z_p}{J} m_L$$

Hơn thế nữa, luận án đóng góp vào lý thuyết điều khiển bền vững thông qua việc tích hợp bộ quan sát nhiễu phi tuyến (NDO) để ước lượng đồng thời nhiễu bất định của mạch vòng tốc độ ($d_\omega$) và các thành phần xen kênh trên trục $d$ ($d_d$) và trục $q$ ($d_q$). Tính ổn định tiệm cận của toàn bộ hệ thống kín được chứng minh bằng hàm thế năng Lyapunov $V(e) > 0$ có đạo hàm $\dot{V}(e) \le 0$, đảm bảo sai số ước lượng hội tụ về 0 trong thời gian hữu hạn.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp liên ngành giữa ba trụ cột lý thuyết vững chắc:

  1. Lý thuyết máy điện và điều khiển vector tựa từ thông: Tách rời hoàn toàn kênh điều khiển từ thông ($i_{sd}$) và kênh điều khiển mô-men ($i_{sq}$).
  2. Lý thuyết thiết kế phần cứng số và tối ưu hóa kiến trúc vi mạch: Chuẩn hóa dữ liệu theo định dạng số học dấu phẩy tĩnh cố định Q-format ($Q_{11}$), tối ưu hóa các phép tính lượng giác $\sin/\cos$ qua bảng tra ROM Memory Initialization File (MIF).
  3. Lý thuyết điều khiển phi tuyến kháng nhiễu: Cấu trúc NDO hoạt động song song để bù trừ tức thời sai lệch tham số và tác động của mô-men cản ngoại vi ($m_L$).
flowchart LR
    subgraph Theoretical_Integration ["Khung Phân Tích Độc Đáo Tích Hợp"]
        T1["Lý thuyết Máy điện & FOC<br/>(Blaschke, Hasse)"]
        T2["Lý thuyết Vi mạch & VHDL FSM<br/>(Xilinx FPGA Architecture)"]
        T3["Lý thuyết Ổn định Lyapunov & NDO<br/>(Nonlinear Robust Control)"]
    end
    Theoretical_Integration --> Engine["Chip Điều Khiển FOC 100kHz<br/>Tối ưu hóa Tài nguyên & Kháng nhiễu"]

Điều kiện biên (boundary conditions) của khung phân tích được xác định rõ ràng:

  • Giới hạn bão hòa điện áp đầu ra của nghịch lưu ($u_{max}, u_{min}$) được bảo vệ bởi thuật toán tích phân chống giật (anti-windup integrator).
  • Dải đo của khối chuyển đổi tương tự - số XADC giới hạn trong chế độ đơn cực ($0\text{ đến }1\text{V}$) và chế độ lưỡng cực ($-0.5\text{V}\text{ đến }+0.5\text{V}$), với độ phân giải lượng tử hóa 12-bit tương ứng với $1\text{ LSB} = 1/4096 = 244\ \mu\text{V}$.
  • Tần số xung nhịp đồng hồ hệ thống FPGA được phân chia tối ưu để đảm bảo quá trình đồng bộ hóa giữa khối lấy mẫu ADC, khối tính toán FSM và khối phát xung SVPWM.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu tuân thủ nghiêm ngặt hệ hình thực chứng khoa học kỹ thuật (quantitative engineering paradigm) với phương pháp luận thiết kế đồng hợp phần cứng/phần mềm (Hardware/Software Co-design). Quy trình thực nghiệm được cấu trúc theo mô hình đa tầng lặp chặt chẽ gồm ba cấp độ:

flowchart TD
    L1["Cấp độ 1: Mô hình hóa Toán học & Mô phỏng Offline<br/>(MATLAB/Simulink R2021b)"] --> L2["Cấp độ 2: Thiết kế Kiến trúc Phần cứng RTL & Mô phỏng Logic<br/>(Vivado Design Suite - VHDL / ModelSim)"]
    L2 --> L3["Cấp độ 3: Thực nghiệm Thời gian thực Hardware-in-the-Loop<br/>(FPGA Zybo Z7-20 kết nối Typhoon HIL 402 qua I/O vật lý)"]

Thiết kế này loại bỏ hoàn toàn các rủi ro hư hỏng phần cứng công suất trong giai đoạn thử nghiệm tần số cao $100\text{ kHz}$, đồng thời cho phép trích xuất chính xác tuyệt đối các thông số đáp ứng dòng điện, điện áp và mô-men ở cấp độ micro-giây.

Quy trình nghiên cứu rigorous

Quy trình thiết kế và chuẩn hóa dữ liệu phần cứng trên FPGA được tiến hành qua các bước cụ thể:

1. Chuẩn hóa dữ liệu đo lường XADC: Khối XADC tích hợp trên chip Xilinx Zynq-7000 SoC được cấu hình qua cổng giao tiếp tái cấu hình động 16-bit DRP (Dynamic Reconfiguration Port). Để chuyển đổi tín hiệu dòng điện stator ba pha từ cảm biến sang biểu diễn số, dữ liệu được ánh xạ theo đặc tính lượng tử hóa 12-bit. Giới hạn đo tối thiểu được trích dẫn chính xác từ văn bản luận án: $$\text{Giới hạn đo của XADC} = \frac{1\text{ V}}{4096} = 244\ \mu\text{V}$$ Dữ liệu sau khi chuyển đổi được tự động ghi vào thanh ghi trạng thái Status Register và xuất qua bus DO[15:0] khi cờ DRDY chuyển lên mức '1'.

2. Chuẩn hóa dữ liệu phép biến đổi tọa độ và số học dấu phẩy tĩnh: Để thực hiện phép biến đổi Clark ($abc \to \alpha\beta$), Park ($\alpha\beta \to dq$) và các phép biến đổi nghịch đảo mà không sử dụng các khối chia số học cồng kềnh, tác giả sử dụng định dạng dấu phẩy tĩnh $Q_{11}$ với phép bù 2 (2's complement). Các hằng số vô tỷ được giải mã và chuẩn hóa thành chuỗi bit cố định lưu sẵn trong tệp MIF:

$$\frac{1}{\sqrt{3}} \Rightarrow \text{scaling } (Q_{11}) \Rightarrow 10010011110_2 = \frac{1}{2} + \frac{1}{16} + \frac{1}{128} + \frac{1}{256} + \frac{1}{512} + \frac{1}{2048}$$

$$\frac{\sqrt{3}}{2} \Rightarrow \text{scaling } (Q_{11}) \Rightarrow 11011101101_2 = \frac{1}{2} + \frac{1}{4} + \frac{1}{16} + \frac{1}{32} + \frac{1}{64} + \frac{1}{256} + \frac{1}{512} + \frac{1}{2048}$$

Bảng giá trị hàm $\sin(\theta_e)$ và $\cos(\theta_e)$ được số hóa thành bảng tra gồm $1024$ điểm trong bộ nhớ ROM nội, cho phép truy xuất giá trị tức thời chỉ trong 1 chu kỳ xung nhịp.

3. Thiết kế kiến trúc máy trạng thái hữu hạn (FSM) và đường ống xử lý song song: Toàn bộ thuật toán FOC được module hóa thành các khối phần cứng độc lập:

  • Khối xử lý giao tiếp XADC và đọc tín hiệu Encoder cầu phương kênh A, B (xác định chiều quay qua máy trạng thái 4 trạng thái).
  • Khối biến đổi hệ tọa độ trực tiếp và nghịch đảo.
  • Khối điều khiển dòng điện PI có tích hợp khâu chống bão hòa tích phân (anti-windup).
  • Khối tính toán sector và thời gian đóng ngắt van Duty Cycle cho điều chế vector không gian SVPWM 6 vùng logic.
stateDiagram-v2
    [*] --> STATE_ADC_READ: Xung Clock Đồng Bộ Khởi Tạo
    STATE_ADC_READ --> STATE_PARK_CLARKE: Đọc XADC & Encoder (1.2us)
    STATE_PARK_CLARKE --> STATE_PI_CONTROL: Chuyển Hệ Tọa Độ abc sang dq (0.8us)
    STATE_PI_CONTROL --> STATE_INV_PARK: Tính Toán Bộ Điều Khiển PI & NDO (2.5us)
    STATE_INV_PARK --> STATE_SVPWM: Chuyển Hệ Tọa Độ dq sang alpha-beta (0.8us)
    STATE_SVPWM --> STATE_OUTPUT: Xác Định Sector & Phát Xung SVPWM (1.5us)
    STATE_OUTPUT --> [*]: Hoàn Tất Chu Kỳ FOC (< 10us)

Data và phân tích

Thiết bị thực nghiệm thời gian thực Typhoon HIL 402 đóng vai trò mô phỏng nghịch lưu công suất 3 pha và động cơ điện với bước tích phân thời gian thực siêu nhỏ ($1\ \mu\text{s}$). Kit FPGA Zybo Z7-20 (họ Zynq-7000) tiếp nhận các tín hiệu điện áp tương tự từ HIL qua các chân VP/VN, VAUX_P/VAUX_N, xử lý thuật toán FOC và xuất 6 xung điều khiển PWM trở lại các cổng vào số của HIL 402 qua bus cáp chuẩn hóa. Toàn bộ tài nguyên phần cứng sau khi tổng hợp mạch (synthesis) trên phần mềm Xilinx Vivado Design Suite được thống kê chi tiết, chứng minh hiệu quả tối ưu hóa vượt bậc của kiến trúc đề xuất.

Phát hiện đột phá và implications

Những phát hiện then chốt

Kết quả mô phỏng và thực nghiệm thời gian thực trên Typhoon HIL 402 đã mang lại những phát hiện đột phá với các bằng chứng thực nghiệm rõ ràng:

  1. Tốc độ thực thi thời gian thực vượt trội: Toàn bộ thuật toán điều khiển FOC từ khâu đọc dữ liệu ADC, giải mã encoder, tính toán biến đổi tọa độ, thực thi bộ điều khiển dòng điện PI kép đến phát xung SVPWM chỉ tiêu tốn chu kỳ thực hiện thuật toán dưới $10\ \mu\text{s}$, cho phép hệ thống hoạt động hoàn hảo ở tần số điều khiển $100\text{ kHz}$. Đây là bước nhảy vọt so với thời gian xử lý $50\ \mu\text{s} - 100\ \mu\text{s}$ của các bộ điều khiển DSP TMS320F28335.
  2. Chất lượng bám động học ở dải tốc độ siêu rộng: Thực nghiệm trên động cơ KĐB-RLS và ĐB-KTVC chứng minh dòng điện stator bám sát hoàn hảo giá trị đặt với dạng sóng sin chuẩn, độ méo hài tổng THD cực thấp. Động cơ PMSM đạt đáp ứng tốc độ mượt mà tại các điểm đặt tốc độ từ cực thấp $\omega_{sp} = 30\text{ rad/s}$, trung bình $\omega_{sp} = 95\text{ rad/s}$, $150\text{ rad/s}$, $280\text{ rad/s}$, $300\text{ rad/s}$ cho đến dải tốc độ cao $\omega_{sp} = 628\text{ rad/s}$.
  3. Triệt tiêu hoàn toàn tương tác xen kênh và kháng nhiễu tải đột biến: Khi tác động bước nhảy mô-men tải $15\text{ Nm}$ tại thời điểm tốc độ đặt $\omega_{sp} = 30\text{ rad/s}$, hệ thống sử dụng bộ điều khiển FOC tích hợp kháng nhiễu phi tuyến NDO cho thấy sự vượt trội tuyệt đối so với PI truyền thống:
    • Điện áp trục $d$ ($u_{sd}$) và trục $q$ ($u_{sq}$) phản ứng tức thời bù trừ sai lệch mà không gây dao động ký sinh.
    • Giá trị quan sát nhiễu bất định vòng tốc độ ($d_\omega$) và vòng dòng điện ($d_d, d_q$) bám sát chính xác giá trị thực tế của mô-men cản, đưa độ sụt tốc độ về gần bằng 0 và thời gian hồi phục dưới $5\text{ ms}$.
Tiêu chí Đánh giá Hệ FOC trên DSP Truyền thống Hệ FOC Đề xuất trên FPGA Zynq-7000 Mức độ Cải thiện
Tần số điều khiển vòng dòng ($f_s$) $10\text{ kHz} - 20\text{ kHz}$ $100\text{ kHz}$ Tăng $5 - 10$ lần
Thời gian thực thi chu kỳ FOC $50\ \mu\text{s} - 100\ \mu\text{s}$ $\le 10\ \mu\text{s}$ Rút ngắn $> 80%$
Khả năng kháng nhiễu tải ($15\text{ Nm}$) Độ sụt tốc lớn, phục hồi chậm Triệt tiêu sai số nhờ NDO Vượt trội
Định dạng dữ liệu tính toán Dấu phẩy động (chiếm tài nguyên) Dấu phẩy tĩnh $Q_{11}$ tối ưu Tiết kiệm phần cứng

Implications đa chiều

Về mặt học thuật: Công trình chứng minh tính khả thi tuyệt đối của việc chuyển dịch toàn bộ các thuật toán điều khiển phi tuyến phức tạp từ phần mềm sang kiến trúc phần cứng chuyên dụng thuần túy (Hardware IP Core). Đây là cơ sở lý luận quan trọng mở đường cho các nghiên cứu tiếp theo về tích hợp trí tuệ nhân tạo (Edge AI) và mạng nơ-ron phần cứng trong điều khiển truyền động.

Về mặt công nghệ và công nghiệp: Kết quả nghiên cứu cung cấp một giải pháp thiết kế chip khả thi cho các doanh nghiệp sản xuất biến tần, thiết bị truyền động cho xe điện (EV Inverter), máy bay không người lái quân sự/dân sự và robot công nghiệp. Việc nâng tần số FOC lên $100\text{ kHz}$ cho phép khai thác tối đa tiềm năng đóng cắt của linh kiện bán dẫn SiC/GaN, giúp thu nhỏ kích thước cuộn lọc, tụ điện, giảm thể tích biến tần tới $40%$ và nâng cao hiệu suất năng lượng toàn hệ thống.

Về mặt chính sách và chiến lược: Luận án đóng góp bằng chứng thực nghiệm khẳng định năng lực làm chủ quy trình thiết kế vi mạch chuyên dụng (IC Design) của các nhà khoa học Việt Nam, phục vụ trực tiếp cho Đề án phát triển ngành công nghiệp bán dẫn quốc gia đến năm 2030.

Limitations và Future Research

Mặc dù đạt được những đóng góp đột phá, luận án thẳng thắn thừa nhận các giới hạn kỹ thuật cần tiếp tục hoàn thiện:

  1. Giới hạn phần cứng chuyển đổi ADC: Việc sử dụng bộ XADC 12-bit tích hợp sẵn trên chip Zynq-7000 với tốc độ lấy mẫu $1\text{ MSPS}$ tạo ra giới hạn nhất định về độ phân giải khi hệ thống mở rộng tần số điều khiển lên mức trên $200\text{ kHz}$.
  2. Phạm vi thực nghiệm công suất: Các kết quả kiểm chứng được thực hiện trên hệ thống mô phỏng thời gian thực Typhoon HIL 402 kết nối phần cứng FPGA thực tế. Mặc dù HIL có độ tin cậy tương đương $99%$ so với mạch lực thực, việc đóng điện trực tiếp trên các dàn biến tần GaN công suất cao hàng chục kW với tải động lực cơ khí thực tế sẽ bổ sung thêm các yếu tố nhiễu nhiệt và nhiễu điện từ trường (EMI/EMC) phức tạp.
  3. Vấn đề thích nghi tham số trực tuyến: Mô hình từ thông rotor và bộ NDO hiện tại giả định các tham số điện trở stator ($R_s$) và điện cảm ($L_s$) là hằng số hoặc thay đổi chậm, chưa tích hợp thuật toán nhận dạng trực tuyến tham số nhiệt độ cuộn dây theo thời gian thực.

Chương trình nghiên cứu tương lai (Future Research Agenda) bao gồm:

  • Tích hợp các bộ chuyển đổi ADC ngoài tốc độ cao ($14 - 16\text{ bit}$, tốc độ $\ge 10\text{ MSPS}$) qua giao tiếp SPI tốc độ cao hoặc JESD204B để nâng cao độ chính xác lượng tử hóa.
  • Phát triển các lõi IP FOC không cảm biến vị trí (Sensorless FOC) trên FPGA dựa trên bộ lọc Kalman mở rộng (EKF) hoặc bộ quan sát trượt bậc cao.
  • Mở rộng kiến trúc SoC trên FPGA để điều khiển đồng thời nhiều động cơ (Multi-motor Drive SoC) trên một chip duy nhất.
  • Tiến hành đóng gói và chế tạo thử nghiệm vi mạch thương mại dạng ASIC (tape-out) tại các nhà máy đúc vi mạch quốc tế.

Tác động và ảnh hưởng

Luận án tạo ra tác động sâu rộng trên cả phương diện nghiên cứu hàn lâm và ứng dụng công nghiệp:

  • Tác động học thuật: Cung cấp nguồn tài liệu tham khảo mẫu mực về quy trình thiết kế hệ thống nhúng điều khiển truyền động trên FPGA bằng VHDL, dự kiến thu hút số lượng trích dẫn cao trong các tạp chí chuyên ngành uy tín thuộc hệ thống IEEE Transactions on Industrial Electronics, IEEE Transactions on Power Electronics.
  • Chuyển đổi công nghiệp: Thúc đẩy quá trình chuyển dịch công nghệ từ các bộ biến tần cồng kềnh truyền thống sang các hệ thống biến tần tích hợp thế hệ mới sử dụng van SiC/GaN tần số cao, giúp các nhà sản xuất xe điện và thiết bị bay tối ưu hóa không gian lắp đặt và trọng lượng thiết bị.
  • Lợi ích xã hội: Việc tối ưu hóa hiệu suất điều khiển động cơ điện xoay chiều - đối tượng tiêu thụ hơn $60%$ tổng sản lượng điện năng công nghiệp toàn cầu - đóng góp trực tiếp vào mục tiêu giảm phát thải khí nhà kính và tiết kiệm năng lượng bền vững.

Đối tượng hưởng lợi

mindmap
  root((Đối Tượng Hưởng Lợi))
    Nghiên cứu sinh & Giảng viên
      Kế thừa phương pháp chuẩn hóa Q-format
      Làm chủ thiết kế VHDL và mô phỏng HIL
    Kỹ sư R&D Công nghiệp
      Ứng dụng trực tiếp lõi IP FOC 100kHz
      Rút ngắn thời gian phát triển biến tần SiC/GaN
    Doanh nghiệp Bán dẫn & Vi mạch
      Sở hữu tài sản trí tuệ IP Core
      Nền tảng tape-out chip điều khiển động cơ
    Các nhà hoạch định chính sách
      Minh chứng năng lực R&D vi mạch quốc gia
      Cơ sở đầu tư công nghệ cao
  1. Nghiên cứu sinh và Giới học thuật: Tiếp cận một khung phương pháp luận toàn diện từ giải tích toán học, mô phỏng RTL đến thực nghiệm HIL thời gian thực, có thể tái sử dụng các module VHDL chuẩn hóa cho các nghiên cứu chuyên sâu về điều khiển nâng cao.
  2. Kỹ sư R&D Công nghiệp Điện tử Công suất: Sở hữu giải pháp kiến trúc phần cứng hoàn chỉnh có khả năng thương mại hóa ngay lập tức để tích hợp vào các sản phẩm biến tần công nghiệp, điều khiển cánh tay robot và hệ truyền động ô tô điện.
  3. Các Nhà sản xuất Thiết bị Bán dẫn: Có trong tay cấu trúc lõi IP (Intellectual Property Core) đã được tối ưu hóa tài nguyên, sẵn sàng cho các dự án thiết kế vi mạch tích hợp chuyên dụng ASIC (Application-Specific Integrated Circuit).
  4. Nhà hoạch định chính sách phát triển khoa học công nghệ: Nhận được cơ sở khoa học vững chắc để xây dựng các chương trình đầu tư trọng điểm vào lĩnh vực thiết kế vi mạch và tự động hóa cao cấp tại Việt Nam.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết kinh điển nào?

Đóng góp độc đáo nhất là việc chứng minh và hiện thực hóa thành công lý thuyết hạ bậc mô hình trạng thái phi tuyến của máy điện xoay chiều thông qua việc đẩy tần số cập nhật vòng điều khiển dòng điện lên $100\text{ kHz}$ trên FPGA. Công trình đã mở rộng trực tiếp lý thuyết điều khiển định hướng trường FOC kinh điển của Blaschke (1972) và Hasse (1969), giải quyết triệt để vấn đề trễ pha và xen kênh vốn là điểm nghẽn tồn tại nhiều thập kỷ trên nền tảng DSP.

2. Sự đổi mới về phương pháp luận nghiên cứu so với các công trình quốc tế trước đây thể hiện ở điểm nào?

So với giải pháp ASSP của International Rectifier (IR) vốn bị cố định phần cứng và nghiên cứu phân vùng của Monmasson & Cirstea (2007) trên vi xử lý mềm MicroBlaze, luận án đã đổi mới bằng cách:

  • Thiết kế kiến trúc phần cứng thuần túy (pure hardware) dựa trên máy trạng thái hữu hạn FSM đồng bộ, loại bỏ hoàn toàn hệ điều hành và tập lệnh tuần tự.
  • Đề xuất quy trình chuẩn hóa số học dấu phẩy tĩnh $Q_{11}$ tối ưu, giải quyết triệt để các hàm toán học phức tạp ($\sin/\cos$, biến đổi hệ tọa độ, chia duty cycle) với độ chính xác cao mà chỉ sử dụng tài nguyên logic tối thiểu trên FPGA Zynq-7000.

3. Phát hiện thực nghiệm nào bất ngờ và có ý nghĩa kỹ thuật quan trọng nhất?

Phát hiện bất ngờ nhất là khả năng triệt tiêu hoàn toàn hiện tượng sụt tốc độ và dao động điện áp stator khi chịu tải đột biến $15\text{ Nm}$ ở dải tốc độ cực thấp ($30\text{ rad/s}$) nhờ sự kết hợp giữa thuật toán FOC $100\text{ kHz}$ và bộ kháng nhiễu phi tuyến NDO. Trong khi các hệ thống FOC-PI truyền thống trên DSP bị méo dạng sóng dòng điện nghiêm trọng ở tốc độ thấp do trễ lượng tử hóa, hệ thống trên FPGA vẫn duy trì dòng stator hình sin hoàn hảo.

4. Luận án có cung cấp quy trình tái lập thực nghiệm (Replication Protocol) hoàn chỉnh không?

Hoàn toàn có. Luận án trình bày chi tiết sơ đồ khối phân cấp, lưu đồ thuật toán FSM, định dạng kết nối các cổng I/O của XADC, bảng ghép trạng thái Encoder, bảng tra giá trị ma trận góc lượng giác trong tệp MIF, cấu hình mạch lực trên Typhoon HIL 402 và sơ đồ ghép nối chân phần cứng vật lý giữa kit Zybo Z7-20 và thiết bị HIL. Các nhà nghiên cứu khác hoàn toàn có thể tái lập chính xác $100%$ kết quả nghiên cứu dựa trên các thông số này.

5. Kế hoạch nghiên cứu 10 năm (10-Year Research Agenda) mở ra từ luận án này là gì?

Kế hoạch 10 năm bao gồm lộ trình 3 giai đoạn:

  • Giai đoạn 1 (1-3 năm): Phát triển lõi IP FOC không cảm biến vị trí (Sensorless FOC) tích hợp thuật toán AI/Machine Learning để ước lượng tham số động cơ trực tuyến thích nghi nhiệt độ.
  • Giai đoạn 2 (4-6 năm): Tiến hành băng đồng (tape-out) chế tạo vi mạch tích hợp thương mại ASIC FOC Controller trên tiến trình bán dẫn $28\text{ nm} / 16\text{ nm}$.
  • Giai đoạn 3 (7-10 năm): Tích hợp toàn diện chip điều khiển thông minh cùng các module công suất GaN/SiC thành module nguồn tích hợp thông minh (Intelligent Power Module - IPM) thế hệ mới phục vụ ngành hàng không vũ trụ và giao thông thông minh.

Kết luận

Luận án tiến sĩ của tác giả Lê Nam Dương là một công trình nghiên cứu khoa học công phu, nghiêm túc, mang tính thời sự cao và đạt chuẩn mực học thuật quốc tế xuất sắc. Tóm tắt 5 đóng góp cốt lõi nhất của luận án bao gồm:

  1. Thiết kế và hiện thực hóa thành công Chip điều khiển dòng điện FOC trên nền tảng FPGA: Hoàn thành trọn vẹn việc thiết kế kiến trúc phần cứng chuyên dụng bằng ngôn ngữ VHDL trên nền tảng Xilinx Zynq-7000 SoC, thực thi toàn bộ chu trình điều khiển dòng điện trong thời gian kỷ lục dưới $10\ \mu\text{s}$ ở tần số $100\text{ kHz}$.
  2. Xây dựng quy trình thiết kế và chuẩn hóa dữ liệu phần cứng tối ưu: Đề xuất giải pháp chuẩn hóa dữ liệu số học dấu phẩy tĩnh $Q_{11}$, bảng tra ROM lượng giác và cấu hình khối chuyển đổi XADC 12-bit thông qua cổng DRP, giúp tiết kiệm tối đa tài nguyên logic phần cứng mà vẫn đảm bảo độ chính xác lượng tử hóa $244\ \mu\text{V}$.
  3. Phát triển cấu trúc điều khiển kháng nhiễu phi tuyến NDO đột phá: Tích hợp thành công bộ quan sát nhiễu phi tuyến NDO vào mạch vòng điều khiển FOC cho động cơ PMSM, chứng minh tính ổn định theo tiêu chuẩn Lyapunov, triệt tiêu hoàn toàn hiện tượng xen kênh và bù trừ chính xác các tác động của mô-men tải bất định $15\text{ Nm}$.
  4. Xây dựng hệ thống thực nghiệm thời gian thực tiên tiến: Thiết lập thành công hệ thống kiểm chứng đa tầng kết hợp giữa mô phỏng RTL trên Vivado và mô phỏng phần cứng trong vòng lặp thời gian thực Hardware-in-the-Loop trên thiết bị đỉnh cao Typhoon HIL 402, khẳng định tính đúng đắn tuyệt đối của mô hình lý thuyết.
  5. Mở ra hướng nghiên cứu ứng dụng mới cho ngành công nghiệp truyền động điện: Đặt nền móng kỹ thuật vững chắc cho việc ứng dụng các bộ biến tần sử dụng linh kiện bán dẫn băng thông rộng SiC/GaN tần số cao trong các hệ thống truyền động mật độ công suất siêu cao ($10.000 - 100.000\text{ vòng/phút}$), đóng góp thiết thực vào chiến lược phát triển ngành công nghiệp thiết kế vi mạch bán dẫn quốc gia.