LỜI CAM ĐOAN Tôi cam đoan đây là công trình nghiên cứu của tôi. Các số liệu, kết quả nêu trong luận văn là trung thực và chƣa từng đƣợc ai công bố trong bất kỳ công trình nào khác Tp. Hồ Chí Minh, ngày 18 tháng 09 năm 2015 Học viên Đào Ái Quốc ii LỜI CẢM ƠN Đề tài luận văn đã hoàn thành đúng thời gian quy định và đạt đƣợc kết quả nhƣ mong đợi. Để đạt đƣợc kết quả này, tôi xin gửi lời cảm ơn chân thành đến thầy hƣớng dẫn, thầy Võ Minh Huân.
Thầy đã tận tình giúp đỡ tôi trong quá trình nghiên cứu và hoàn thành đề tài. Bên cạnh đó, tôi cũng xin gửi lời cảm ơn đến các bạn học viên đã giúp đỡ, góp ý cho tôi trong quá trình nghiên cứu. TP HCM, Ngày 18tháng 09 năm 2015 Học viên Đào Ái Quốc iii TÓM TẮT Kỹ thuật giảm công suất dòng rò trong mạch là một vấn đề quan tâm của đa số các nghiên cứu hiện nay. Rò rỉ cao trong các mạch CMOS điện áp ngƣỡng thấp ảnh hƣởng nghiêm trọng đến việc tiêu thụ năng lƣợng.Công nghệ Power Gating đã đƣợc sử dụng để thiết kế các mạch tiêu thụ năng lƣợng thấp.
Kỹ thuật Power Gating là một kỹ thuật phát triển để giảm dòng rò ở chế độ ngủ bằng cách tắt các PMOS hoặc NMOS đƣợc cấu hình với điện áp ngƣỡng cao. Trong luận văn này, ngƣời thực hiện sử dụng kỹ thuật Dual-Switch Power Gating (DSPG)áp dụng trên mạch cộng 32-bit Carry Look Ahead. Bằng cách sử dụng kỹ thuật DSPG này, mạch cộng 32-bit đã đạt đƣợc mức tiêu thụ năng lƣợng thấp và vẫn bảo toàn dữ liệu ở chế độ ngủ. Ngƣời thực hiện đã thiết kế và so sánh kỹ thuật DSPG với các kỹ thuật Power Gating thông thƣờng (CPG), Power Gating tái sử dụng điện tích (CRPG), sử dụng cộng nghệ 45 nm.Với kỹ thuật DSPG, mạch cộng 32-bit giảm đƣợc công suất tiêu thụnăng lƣợng rò rỉ lên 26% trong thời gian ngủ ngắn và 33,63% trong thời gian ngủ dài so với CRPG, giảm đến 66% trong thời gian ngủ ngắn và 53,77% trong thời gian ngủ dài so với mạch CPG.Các mạch Benchmark C432, C499, C880 cũng đƣợc áp dụng để so sánh và phân tích.
Kết quả mô phỏng đã cho thấy kỹ thuật DSPG có hiệu quả trong việc thiết kế mạch ứng dụng công suất thấp. Từ khóa: Power Gating, công suất thấp, dòng rò, CMOS iv ABSTRACT Circuit techniques reducing leakage power in circuits is a matter of concern of the majority of the current study. High leakage in low Vth CMOS circuits severely affects consumption of energy. Power gating technology has been used to design the low power consumption circuits.
Power Gating is a technique developed to reduce the leakage current when the circuit sleep mode by turning off the PMOS or NMOS is configured with high threshold voltage. In this thesis, the person usesDual-Switch Power Gating (DSPG) technique to apply 32-bit Carry Look Ahead (CLA) Adder. By using this DSPG technique, the 32-bit CLA adder achieve low power consumption and still preserve data in sleep mode. The person designed and compared the 32-bit CLA circuit in retention mode of the conventional Power Gating (CPG), charge recycling Power Gating (CRPG), DSPG in term of the power consumption using the 45 nm Predictive Technology Model.
With DSPG technique, the 32-bit CLA adder can reduce the standby leakage power consumption up to 26% in short sleep time and 33,63% in long sleep time compared to CRPG, and up to 66% in short sleep time and 53,77% in long sleep time compared to the CPG.The Benchmark circuits such as C432, C499, C880 are also applied to analyze and compare in term of power consumption. The comparison results based on the Benchmark circuits show that DSPG technique is very effective in low power applications. Keywords: Power gating, low power, leakage current, CMOS v MỤC LỤC Trang LÝ LỊCH KHOA HỌC. i LỜI CAM ĐOAN.
ii LỜI CẢM ƠN. vi LIỆT KÊ HÌNH. ix LIỆT KÊ BẢNG. xi LIỆT KÊ CÁC TỪ VIẾT TẮT.
xii CHƢƠNG 1 .1Tổng quan về lĩnh vực nghiên cứu .2Các kết quả nghiên cứu trong và ngoài nƣớc .3Mục đích của đề tài .4Nhiệm vụ đề tài và giới hạn của đề tài .1Nhiệm vụ của đề tài.2Giới hạn của đề tài .5Phƣơng pháp nghiên cứu.1 Cấu tạo của MOSFET .2 Nguyên lý hoạt động của MOSFET .2 Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit) .4 Công suất tiêu thụ của transistor CMOS .1 Dòng rò tiếp giáp (IREV) .2 Dòng rò kênh đƣợc gây ra bởi cổng (IGIDL) .3 Dòng rò đƣờng hầm đến cổng (Gate Direct Tunneling Leakage (IG)) .4 Dòng rò dƣới ngƣỡng (ISUB) .5 Công nghệ Low Power .2 Tại sao phải sử dụng Low power .3 Các công nghệ Low power .6 Công nghệ Power-gating .7 Công nghệ 45 nm .19 KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45 nm.1 Power Gating NMOS đơn .2 Kỹ thuật CPG với chế độ giữ .3 Kỹ thuật CRPG với chế độ giữ .4 Kỹ thuật Dual-Switch Power Gating .26 KẾT QUẢ MÔ PHỎNG .1 Kết quả mô phỏng áp dụng trên mạch cộng 32 bit .2 Kết quả mô phỏng áp dụng trên các mạch Benchmark.44 vii CHƢƠNG 5 .48 KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN .48 TÀI LIỆU THAM KHẢO .52 Paper 01: Ai-Quoc Dao, Minh-Huan Vo, “A novel charge recycling technique for saving leakage power in low Vth CMOS circuits”, International Conference on Green Technology and sustainable development, pp. Paper 02: Minh-Huan Vo, Ai-Quoc Dao, “Dual Recycled Charge for Saving Leakage Power in Carry Look-Ahead Adder for Low Power Applications”, the 6th International Conference on Integrated Circuits, Design and Verification, IEICE, pp. Paper 03: Minh-Huan Vo, Ai-Quoc Dao, “Dual-switch power gating technique with small energy loss, short crossover time, and fast wake-up time for fine-grain leakage controlled VLSIs”, the 2015 International Conference on Advanced Technologies for Communications, IEEE,pp.2015 viii LIỆT KÊ HÌNH Trang Hình 2.1:Cấu tạo của MOSFET có sẵn kênh loại P .2:Sơ đồ nguyên lý của MOSFET .3:Sơ đồ khối mạch công 32 bit.4:Sơ đồ khối mạch Benchmark C432 .5:Sơ đồ khối mạch Benchmark C499 .6:Sơ đồ khối mạch Benchmark C880 .7:Các thành phần công suất tiêu thụ của transistor .8:Xu hƣớng tiêu thụ công suất động và rò của tổng chip theo ITRS .9:Các thành phần dòng rò trong một transistor NMOS .10:Quá trình phát triển của công nghệ Low power .1:Sơ đồ khối mô phỏng mạch .2:Power Gating NMOS đơn .3:Kỹ thuật Convensional Power Gating .4:Kỹ thuật Charge Recycling Power Gating .5:Kỹ thuật Dual-Switch Power Gating .1:So sánh độ trễ của ba mạch sử dụng kỹ thuật CPG, CRPG và DSPG .2:Mạch sử dụng kỹ thuật CPG trên Candence .3:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật CPG trên Cadence29 Hình 4.4:Mạch sử dụng kỹ thuật CRPG trên Candence .5:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật CRPG trên Cadence.6:Mạch sử dụng kỹ thuật DSPG trên Candence.7:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật DSPG trên Cadence.8:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm .9:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 45 nm .10:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 32 nm .11:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 32 nm .12:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 22 nm .13:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 22 nm .14:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 16 nm .15:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 16 nm .16:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm áp dụng trên mạch Benchmark C432 .17:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại270C với công nghệ 45 nm áp dụng trên mạch Benchmark C499 .18:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm áp dụng trên mạch Benchmark C880. 46 x LIỆT KÊ BẢNG Trang Bảng 4.1: Bảng kết quả so sánh độ trễ của kỹ thuật CPG, CRPG và DSPG khi thay đổi kích thƣớc cổng công tắc NMOS .2: Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt độ 270C .3: Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt độ 750C .4: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 27oC, 45 nm PTM.5: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75oC, 45 nm PTM.6: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 27oC, 32 nm PTM.7: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75oC, 32 nm PTM.8: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 27oC, 22 nm PTM.9: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75oC, 22 nm PTM.10: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 27oC, 16 nm PTM.11: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 75oC, 16 nm PTM.12: Bảng so sánh kích thƣớc các mạch sử dụng các kỹ thuật Power Gating đƣợc mô phỏng .13: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 27oC, 45 nm áp dụng trên các mạch Benchmark .46 xi LIỆT KÊ CÁC TỪ VIẾT TẮT ALU Arithmetic logic unit CLA Carry Look Ahead CMOS Complementary Metal-Oxide Semiconductor CPG Conventional Power Gating CRPG Charge recycling Power Gating CPU Central Processing Unit DSP Digital Signal Processing DSPG Dual-Switch Power Gating MOS Metal-Oxide Semiconductor MOSFET Metal-Oxide Semiconductor Field-Effect Transistor IC Integrated Circuit ITRS International Technology Roadmap for Semiconductors GIDL Gate Induced Drain Leakage PG Power Gating PTM Predictive Technology Model VGND Virtual Power/ Virtual Ground VRC Virtual Power/Ground rails Clamp xii Chƣơng 1: Tổng quan CHƢƠNG 1 TỔNG QUAN 1.1 Tổng quan về lĩnh vực nghiên cứu Công suất tiêu thụ là một trong ba yếu tố quyết định đến hiệu quả của thiết kế vi mạch bên cạnh hai yếu tố khác là chi phí và tốc độ chip.
Các công nghệ trên micrometer, nhà nghiên cứu không quan tâm tới công suất rò tiêu thụ vì nó đóng góp một lƣợng rất nhỏ tới tổng công suất tiêu thụ. Tuy nhiên, khi kích thƣớc các transistor nhỏ lại vì mật độ transistor tăng lên, làm nó trở thành một yếu tố đáng kể ảnh hƣởng tới tổng công suất tiêu thụ của vi mạch. Khi kích thƣớc các transistor giảm nhiều hơn, dòng rò trở nên nghiêm trọng hơn.