Luận Văn Thạc Sĩ Về Kỹ Thuật Giảm Công Suất Rò Trong Vi Mạch Số Sử Dụng Công Nghệ 45nm

Luận văn thạc sĩ trình bày thiết kế mạch giảm công suất rò trong vi mạch số công nghệ 45nm, góp phần nâng cao hiệu suất và tiết kiệm năng lượng.

• Tác giả: Đào Ái Quốc
• Người hướng dẫn: Thầy Võ Minh Huân
• Trường học: Trường Đại Học
• Chuyên ngành: Kỹ Thuật Điện Tử
• Đề tài: Kỹ Thuật Giảm Công Suất Rò Trong Vi Mạch Số 45nm
• Loại tài liệu: Luận Văn
• Năm xuất bản: 2015
• Địa điểm: Thành Phố Hồ Chí Minh

Mục lục chi tiết

• LỜI CAM ĐOAN
• LỜI CẢM ƠN
• TÓM TẮT
• 1. CHƯƠNG 1: TỔNG QUAN
• 1.1. Tổng quan về lĩnh vực nghiên cứu
• 1.2. Các kết quả nghiên cứu trong và ngoài nước
• 1.3. Mục đích của đề tài
• 1.4. Nhiệm vụ đề tài và giới hạn của đề tài
• 1.4.1. Nhiệm vụ của đề tài
• 1.4.2. Giới hạn của đề tài
• 1.5. Phương pháp nghiên cứu
• 2. CHƯƠNG 2: CƠ SỞ LÝ THUYẾT
• 2.1. Transistor MOSFET
• 2.1.1. Cấu tạo của MOSFET
• 2.1.2. Nguyên lý hoạt động của MOSFET
• 2.2. Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit)
• 3. CHƯƠNG 3: KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45 nm
• 3.1. Power Gating NMOS đơn
• 3.2. Kỹ thuật CPG với chế độ giữ
• 3.3. Kỹ thuật CRPG với chế độ giữ
• 3.4. Kỹ thuật Dual-Switch Power Gating
• 4. CHƯƠNG 4: KẾT QUẢ MÔ PHỎNG
• 4.1. Kết quả mô phỏng áp dụng trên mạch cộng 32 bit
• 4.2. Kết quả mô phỏng áp dụng trên các mạch Benchmark
• 5. CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
• TÀI LIỆU THAM KHẢO
• LIỆT KÊ HÌNH
• LIỆT KÊ BẢNG
• LIỆT KÊ CÁC TỪ VIẾT TẮT

Tóm tắt

I. Tổng quan về kỹ thuật giảm công suất rò trong vi mạch số 45nm

Kỹ thuật giảm công suất rò trong vi mạch số 45nm đang trở thành một trong những vấn đề quan trọng trong thiết kế vi mạch hiện đại. Với sự phát triển của công nghệ, kích thước transistor ngày càng nhỏ, dẫn đến việc dòng rò trở thành yếu tố chính ảnh hưởng đến hiệu suất và tiêu thụ năng lượng của vi mạch. Việc áp dụng các kỹ thuật giảm công suất rò không chỉ giúp tiết kiệm năng lượng mà còn nâng cao hiệu suất hoạt động của các thiết bị điện tử.

1.1. Tại sao công suất rò lại quan trọng trong vi mạch số

Công suất rò ảnh hưởng trực tiếp đến hiệu suất và tuổi thọ của thiết bị. Khi kích thước transistor giảm, dòng rò trở nên nghiêm trọng hơn, đặc biệt trong các thiết bị di động. Việc giảm công suất rò giúp tiết kiệm năng lượng và kéo dài thời gian sử dụng pin.

1.2. Các công nghệ hiện có trong việc giảm công suất rò

Hiện nay, nhiều công nghệ như Power Gating, Charge Recycling Power Gating (CRPG) và Dual-Switch Power Gating (DSPG) đã được phát triển để giảm thiểu công suất rò. Mỗi công nghệ có những ưu điểm và nhược điểm riêng, phù hợp với các ứng dụng khác nhau.

II. Thách thức trong việc giảm công suất rò trong vi mạch số 45nm

Mặc dù có nhiều kỹ thuật giảm công suất rò, nhưng việc áp dụng chúng trong vi mạch số 45nm vẫn gặp nhiều thách thức. Các vấn đề như độ phức tạp trong thiết kế, chi phí sản xuất và hiệu suất năng lượng cần được xem xét kỹ lưỡng.

2.1. Độ phức tạp trong thiết kế vi mạch

Việc tích hợp các kỹ thuật giảm công suất rò vào thiết kế vi mạch đòi hỏi sự cân nhắc kỹ lưỡng về cấu trúc và hiệu suất. Sự phức tạp này có thể dẫn đến tăng chi phí và thời gian phát triển.

2.2. Chi phí sản xuất và hiệu suất năng lượng

Chi phí sản xuất vi mạch sử dụng công nghệ 45nm có thể cao hơn so với các công nghệ trước đó. Điều này đặt ra thách thức cho các nhà sản xuất trong việc cân bằng giữa chi phí và hiệu suất năng lượng.

III. Phương pháp Power Gating trong giảm công suất rò

Power Gating là một trong những phương pháp hiệu quả nhất để giảm công suất rò trong vi mạch số 45nm. Kỹ thuật này hoạt động bằng cách tắt các transistor trong chế độ ngủ, từ đó giảm thiểu dòng rò.

3.1. Nguyên lý hoạt động của Power Gating

Power Gating sử dụng các transistor PMOS và NMOS để điều khiển điện áp, giúp giảm dòng rò khi vi mạch không hoạt động. Kỹ thuật này đã chứng minh được hiệu quả trong việc tiết kiệm năng lượng.

3.2. So sánh giữa các kỹ thuật Power Gating

Các kỹ thuật Power Gating như Conventional Power Gating (CPG) và Charge Recycling Power Gating (CRPG) có những ưu điểm và nhược điểm riêng. Việc so sánh giữa chúng giúp xác định phương pháp tối ưu cho từng ứng dụng cụ thể.

IV. Kết quả nghiên cứu ứng dụng kỹ thuật DSPG

Nghiên cứu đã chỉ ra rằng kỹ thuật Dual-Switch Power Gating (DSPG) có thể giảm công suất tiêu thụ năng lượng rò lên đến 66% trong thời gian ngủ ngắn và 53,77% trong thời gian ngủ dài so với các kỹ thuật khác. Kết quả này cho thấy DSPG là một giải pháp hiệu quả cho các ứng dụng vi mạch số.

4.1. Kết quả mô phỏng trên mạch cộng 32 bit

Mạch cộng 32 bit sử dụng kỹ thuật DSPG đã cho thấy hiệu suất vượt trội trong việc giảm công suất rò. Kết quả mô phỏng cho thấy mức tiêu thụ năng lượng thấp hơn đáng kể so với các kỹ thuật truyền thống.

4.2. Phân tích các mạch Benchmark

Các mạch Benchmark như C432, C499, C880 đã được áp dụng để so sánh và phân tích hiệu quả của kỹ thuật DSPG. Kết quả cho thấy DSPG có khả năng tối ưu hóa công suất tiêu thụ trong các ứng dụng thực tế.

V. Kết luận và tương lai của kỹ thuật giảm công suất rò

Kỹ thuật giảm công suất rò trong vi mạch số 45nm đang ngày càng trở nên quan trọng trong bối cảnh phát triển công nghệ. Việc áp dụng các phương pháp như DSPG không chỉ giúp tiết kiệm năng lượng mà còn nâng cao hiệu suất hoạt động của các thiết bị điện tử trong tương lai.

5.1. Tương lai của công nghệ Power Gating

Công nghệ Power Gating sẽ tiếp tục phát triển và cải tiến, với nhiều nghiên cứu mới nhằm tối ưu hóa hiệu suất và giảm thiểu chi phí sản xuất. Điều này sẽ mở ra nhiều cơ hội cho các ứng dụng vi mạch trong tương lai.

5.2. Ứng dụng trong các thiết bị di động

Với sự gia tăng sử dụng các thiết bị di động, việc giảm công suất rò sẽ trở thành một yếu tố quyết định trong thiết kế vi mạch. Các kỹ thuật mới sẽ giúp cải thiện thời gian sử dụng pin và hiệu suất tổng thể của thiết bị.

Nội dung chính

Tổng quan nghiên cứu

Trong kỷ nguyên vi điện tử hiện đại, khi tiến trình công nghệ thu nhỏ xuống dưới ngưỡng micrometer (sub-micron), công suất tiêu thụ đã trở thành một trong ba tiêu chí cốt lõi định hình sự thành bại của một thiết kế vi mạch, bên cạnh tốc độ xử lý và diện tích chip. Báo cáo từ tổ chức định hướng công nghệ bán dẫn quốc tế ITRS đã chỉ ra rằng dòng rò tĩnh đang gia tăng theo cấp số nhân, chiếm tới hơn 40% đến 50% tổng năng lượng tiêu thụ của toàn chip ở các tiến trình sâu. Hiện tượng rò rỉ dòng điện trong các mạch bán dẫn Complementary Metal-Oxide Semiconductor (CMOS) điện áp ngưỡng thấp không chỉ làm suy giảm nghiêm trọng hiệu suất năng lượng mà còn rút ngắn trực tiếp thời lượng pin của các hệ thống vi cơ điện tử, thiết bị thông minh không dây và hệ thống cầm tay.

Nghiên cứu này tập trung giải quyết bài toán triệt tiêu dòng rò ở chế độ nghỉ (sleep mode) thông qua việc đề xuất và kiểm chứng kỹ thuật chuyển mạch nguồn kép cải tiến mang tên Dual-Switch Power Gating (DSPG). Mục tiêu trọng tâm của đề tài là xây dựng một cấu trúc mạch có khả năng giảm thiểu tối đa năng lượng tiêu tán tĩnh, đồng thời duy trì toàn vẹn dữ liệu logic (data retention) mà không làm suy giảm đáng kể tốc độ xử lý của mạch số. Phạm vi nghiên cứu được triển khai thực nghiệm mô phỏng trên khối mạch cộng 32-bit Carry Look Ahead (CLA 32-bit) cùng hệ thống mạch chuẩn Benchmark quốc tế gồm C432, C499 và C880, sử dụng thư viện mô hình công nghệ dự đoán PTM từ 45 nm đến 16 nm với mức điện áp nguồn cung cấp 1,1 V trong các điều kiện nhiệt độ từ 27°C đến 75°C.

Kết quả định lượng cho thấy kỹ thuật DSPG mang lại bước đột phá rõ rệt: cắt giảm tới 66% công suất rò trong thời gian ngủ ngắn và 53,77% trong thời gian ngủ dài so với kỹ thuật Power Gating truyền thống (CPG), đồng thời tiết kiệm vượt trội từ 26% đến 33,63% so với kỹ thuật tái sử dụng điện tích tiêu chuẩn (CRPG). Đây là tiền đề khoa học vững chắc hỗ trợ các kỹ sư tối ưu hóa kiến trúc vi mạch số tiêu thụ công suất cực thấp.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng dựa trên nền tảng lý thuyết vật lý bán dẫn của cấu trúc transistor hiệu ứng trường kim loại - oxit - bán dẫn (MOSFET) và mô hình phân rã công suất vi mạch số. Tổng công suất tiêu thụ trong một cổng logic CMOS được xác định bởi biểu thức:

$$P_{\text{tổng}} = P_{\text{động}} + P_{\text{ngắn mạch}} + P_{\text{rò}}$$

Trong đó, thành phần công suất rò tĩnh được hình thành từ 4 cơ chế vật lý cơ bản: dòng rò tiếp giáp phân cực ngược ($I_{\text{REV}}$), dòng rò cảm ứng qua cực máng do điện trường cổng ($I_{\text{GIDL}}$), dòng rò xuyên hầm lượng tử trực tiếp qua lớp điện môi oxit cổng mỏng ($I_{\text{G}}$), và thành phần chiếm ưu thế lớn nhất là dòng rò khuếch tán dưới ngưỡng ($I_{\text{SUB}}$) khi transistor hoạt động ở vùng nghịch đảo yếu.

Để triệt tiêu các thành phần hao phí này, nhiều công nghệ năng lượng thấp (Low-Power) đã được ứng dụng như Clock Gating, Multi-Vdd, Multi-Vth (MTCMOS) và Power Gating. Trong đó, nguyên lý Power Gating hoạt động bằng cách ngắt nguồn cấp hoặc đường nối đất của các khối mạch không sử dụng thông qua các công tắc PMOS (Header) hoặc NMOS (Footer) có điện áp ngưỡng cao. Ba mô hình kiến trúc then chốt được đặt lên bàn cân phân tích gồm:

1. Conventional Power Gating (CPG): Sử dụng transistor NMOS kết hợp diode PMOS kẹp điện áp nhằm duy trì độ chênh lệch điện áp lưu giữ dữ liệu (Retention Voltage).
2. Charge Recycling Power Gating (CRPG): Ứng dụng cơ chế tái nạp và chia sẻ điện tích tích lũy tại nút chuyển mạch sang đường đất ảo để giảm tổn hao khi chuyển đổi chế độ.
3. Dual-Switch Power Gating (DSPG): Giải pháp đề xuất sử dụng cặp chuyển mạch kép trên cả hai thanh nguồn ảo (Virtual VDD) và đất ảo (Virtual VSS), tối ưu hóa việc phân phối và lưu giữ điện tích tại cả hai đầu cực.

Phương pháp nghiên cứu

Đề tài sử dụng phương pháp mô phỏng thực nghiệm chuyên sâu trên bộ công cụ tự động hóa thiết kế vi mạch chuẩn công nghiệp Cadence Virtuoso / Spectre chạy trên nền tảng hệ điều hành RedHat Enterprise Linux. Toàn bộ thông số linh kiện được nạp từ mô hình công nghệ PTM (Predictive Technology Model) ở tiến trình 45 nm, kết hợp mở rộng kiểm chứng ở các node 32 nm, 22 nm và 16 nm.

Mẫu đối tượng khảo sát trung tâm là mạch cộng 32-bit Carry Look Ahead (CLA 32-bit) – khối chức năng chiếm trung bình tới 60% các hoạt động số học trong các bộ xử lý số học logic (ALU) và bộ xử lý tín hiệu số (DSP). Mạch CLA 32-bit có tổng diện tích thiết kế là 832 µm, tích hợp tổng cộng 224 cổng NAND, 160 cổng NOT, 32 cổng AND và 32 cổng OR. Bên cạnh đó, nghiên cứu chọn mẫu bổ sung 3 mạch Benchmark quốc tế gồm: C432 (bộ điều khiển ngắt 27 kênh với 160 cổng), C499 (mạch sửa lỗi đơn 32-bit với 202 cổng), và C880 (mạch ALU 8-bit đa chức năng với 383 cổng).

Phương pháp phân tích được thực hiện bằng cách quét tham số đa chiều: biến thiên kích thước độ rộng kênh dẫn transistor công tắc NMOS từ 2,4% đến 24,04% tổng diện tích mạch, thay đổi chu kỳ ngủ từ 0,01 µs đến 10 µs, và đo đạc độc lập tại hai mốc nhiệt độ làm việc thực tế là 27°C (nhiệt độ tiêu chuẩn) và 75°C (nhiệt độ tải cao). Lý do lựa chọn phương pháp này là nhằm đánh giá chính xác sự đánh đổi giữa độ trễ truyền lan tín hiệu (Delay) và mức suy giảm công suất tĩnh trong điều kiện môi trường biến động.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình mô phỏng và thu thập dữ liệu trên phần mềm Cadence ở công nghệ 45 nm với điện áp nguồn 1,1 V đã đem lại các kết quả vượt trội:

Thứ nhất, ở nhiệt độ phòng 27°C, tại thời gian ngủ ngắn 0,01 µs, công suất rò tiêu thụ của mạch CLA 32-bit sử dụng kỹ thuật DSPG chỉ ở mức 537,2 µW, thấp hơn rất nhiều so với mức 725,9 µW của kỹ thuật CRPG và mức 1577 µW của kỹ thuật CPG. Tỷ lệ này tương đương với việc DSPG tiết kiệm được 66% công suất tiêu thụ trung bình so với CPG và tiết kiệm 26% so với CRPG.

Thứ hai, khi kéo dài thời gian ngủ lên 10 µs ở cùng mức nhiệt độ 27°C, kỹ thuật DSPG duy trì khả năng triệt tiêu năng lượng rò bền bỉ khi tiết kiệm 53,77% so với CPG và 33,63% so với CRPG. Trong khi đó, mạch CRPG bị suy giảm hiệu quả, công suất tiêu thụ có xu hướng tiến gần về mức của CPG. Khi nâng nhiệt độ môi trường lên 75°C, mạch DSPG tại thời gian ngủ 0,01 µs chỉ tiêu thụ 517,4 µW (so với 627,2 µW của CRPG và 1404 µW của CPG), đạt tỷ lệ tiết kiệm 63,15% so với CPG và 17,51% so với CRPG.

Thứ ba, khảo sát trên các tiến trình công nghệ bán dẫn tiên tiến hơn đã khẳng định tính khả thi vượt bậc của DSPG. Tại node công nghệ 32 nm ở 27°C, DSPG tiết kiệm 52,06% so với CPG. Ở node 22 nm với thời gian ngủ 10 µs, DSPG tiết kiệm 47,59% so với CPG. Đặc biệt, ở node công nghệ siêu sâu 16 nm tại 75°C và thời gian ngủ dài 10 µs, DSPG ghi nhận mức tiết kiệm ấn tượng lên tới 69,53% so với CPG và 55,15% so với CRPG.

Thứ tư, về mặt độ trễ và tối ưu diện tích, khi chọn kích thước công tắc NMOS cho DSPG bằng 180 µm (tương ứng 21,63% tổng diện tích mạch logic), độ trễ đường truyền tới hạn (critical path delay) của DSPG được duy trì ổn định ở mức xấp xỉ 890 ps, hoàn toàn tương đương với mức trễ 885,5 ps của mạch CPG và 890 ps của mạch CRPG (ở kích thước công tắc 100 µm, chiếm 12,02% diện tích).

Thảo luận kết quả

Các số liệu thực nghiệm chứng minh rằng cấu trúc Dual-Switch Power Gating giải quyết triệt để nhược điểm thất thoát năng lượng của các phương pháp tiền nhiệm. Trong kỹ thuật CRPG thông thường, việc chỉ tái sử dụng điện tích tại một nút chuyển mạch NSW ở cực âm khiến năng lượng thu hồi bị giới hạn, đồng thời khi nhiệt độ tăng cao lên 75°C, dòng rò nhiệt qua các mối nối khuếch tán tăng mạnh làm triệt tiêu ưu thế của việc nạp điện tích tĩnh. Ngược lại, kỹ thuật DSPG bố trí công tắc tái nạp đồng thời tại cả hai phía PMOS header và NMOS footer.

Khi mạch chuyển từ trạng thái hoạt động sang trạng thái ngủ, hiện tượng chia sẻ điện tích diễn ra song song: điện áp tại nút đất ảo Virtual VSS tăng lên nhanh chóng và điện áp tại nút nguồn ảo Virtual VDD giảm xuống mức bão hòa cân bằng. Quá trình này giúp kẹp điện áp rơi trên khối logic ở một giá trị chênh lệch danh định an toàn, vừa ngăn dòng rò từ VDD đổ thẳng xuống đất VSS, vừa giữ nguyên vẹn trạng thái bit nhị phân ở ngõ ra.

Dữ liệu mô phỏng dạng sóng quá độ (Transient Waveform) và các đồ thị phân tích công suất trên phần mềm Cadence cho thấy đường đáp ứng điện áp của DSPG đạt trạng thái ổn định nhanh hơn đáng kể so với CPG. Điều này đồng nghĩa với việc mạch không chỉ tiết kiệm năng lượng tĩnh trong suốt thời gian ngủ mà còn giảm thiểu năng lượng tổn hao trong các giai đoạn chuyển tiếp (Sleep-to-Wakeup và Wakeup-to-Sleep), giúp DSPG trở thành giải pháp tối ưu cho cả các chu kỳ ngủ ngắn hạn lẫn dài hạn.

Đề xuất và khuyến nghị

Dựa trên các phát hiện thực nghiệm, nghiên cứu đề xuất 4 nhóm giải pháp kỹ thuật có tính ứng dụng cao nhằm đưa kiến trúc DSPG vào thực tiễn thiết kế vi mạch:

1. Tích hợp cấu trúc DSPG vào các lõi xử lý số học di động: Đề xuất các nhóm kỹ sư thiết kế hệ thống trên chip (SoC) áp dụng kỹ thuật DSPG vào các khối tính toán có tần suất nghỉ cao như bộ số học logic ALU, khối nhân - cộng tích lũy MAC và bộ xử lý tín hiệu số DSP, hướng tới mục tiêu cắt giảm ít nhất 50% tổng năng lượng hao phí ở chế độ chờ trong vòng 6 đến 12 tháng tới.
2. Chuẩn hóa tỷ lệ kích thước transistor chuyển mạch Header/Footer: Khuyến nghị các nhà thiết kế vi mạch thiết lập tỷ lệ kích thước kênh dẫn hiệu dụng cho cặp công tắc NMOS và PMOS ở ngưỡng từ 20% đến 22% so với tổng kích thước mạch logic. Tỷ lệ này đảm bảo mức độ trễ của toàn mạch không vượt quá 890 ps, đạt điểm cân bằng tối ưu giữa diện tích silicon chiếm dụng và hiệu quả tiết kiệm năng lượng.
3. Phát triển khối điều khiển quản trị nguồn thông minh (Power Management Controller): Xây dựng bộ điều khiển phân tầng năng lượng tích hợp bộ đếm thời gian phần cứng (Hardware Timer) nhằm tự động lập lịch kích hoạt các tín hiệu điều khiển SLP và HLD, đảm bảo thời gian chuyển mạch giữa chế độ ngủ và thức diễn ra mượt mà dưới 1 µs, ngăn chặn hiện tượng sụt áp trên mạng phân phối nguồn.
4. Mở rộng chế tạo thử nghiệm trên các tiến trình bán dẫn thế hệ mới: Khuyến nghị các trung tâm nghiên cứu vi mạch phối hợp cùng các nhà máy sản xuất bán dẫn tiến hành đúc chip thử nghiệm (Tape-out) trên công nghệ 3D FinFET dưới 16 nm trong lộ trình 2 năm tới, nhằm kiểm chứng sai số thực tế giữa mô hình PTM và silicon thực tế trong giới hạn dưới 5%.

Đối tượng nên tham khảo luận văn

Nội dung và kết quả của công trình nghiên cứu mang lại giá trị thực tiễn và học thuật cho 4 nhóm đối tượng chính:

1. Kỹ sư thiết kế vi mạch số (ASIC/SoC Design Engineers): Tài liệu cung cấp giải pháp thiết kế chi tiết, sơ đồ nguyên lý và thông số kích thước linh kiện cụ thể để triển khai các khối logic công suất thấp, giúp tối ưu hóa ngân sách năng lượng cho các dòng chip xử lý hiện đại.
2. Nhà phát triển thiết bị IoT và phần cứng di động: Cung cấp cơ sở khoa học để lựa chọn giải pháp kéo dài tuổi thọ pin cho các thiết bị thông minh không dây, thiết bị đeo và cảm biến công nghiệp – nơi các khối vi xử lý dành hơn 90% vòng đời ở chế độ ngủ.
3. Giảng viên và nhà nghiên cứu tại các trường đại học chuyên ngành Điện tử: Sử dụng luận văn làm tài liệu tham khảo chất lượng cao cho các học phần Thiết kế Vi mạch tích hợp số (Digital VLSI Design), Công nghệ Vi điện tử và Kỹ thuật thiết kế mạch Low-Power.
4. Học viên cao học và sinh viên ngành Kỹ thuật Vi điện tử: Nắm bắt quy trình phương pháp luận nghiên cứu chuẩn mực, từ khâu phân tích lý thuyết bán dẫn, thiết kế mạch cộng CLA, đến kỹ năng thiết lập mô phỏng và phân tích mạch Benchmark trên phần mềm Cadence Virtuoso.

Câu hỏi thường gặp

Kỹ thuật DSPG khác biệt căn bản như thế nào so với kỹ thuật CPG truyền thống?

Kỹ thuật CPG chỉ sử dụng một transistor NMOS ở phía đất ảo kết hợp một diode kẹp PMOS, dẫn đến việc dòng nạp vẫn bị tiêu hao từ nguồn VDD khi kẹp áp. Ngược lại, DSPG sử dụng cấu trúc công tắc kép ở cả cực nguồn ảo (Virtual VDD) và đất ảo (Virtual VSS), cho phép tái sử dụng điện tích từ cả hai phía, giúp giảm tới 66% công suất rò ở 27°C mà vẫn bảo toàn trạng thái dữ liệu.

Tại sao mạch cộng CLA 32-bit lại được chọn làm đối tượng nghiên cứu trọng tâm?

Mạch cộng Carry Look Ahead 32-bit là khối chức năng cơ bản và then chốt nhất trong mọi bộ xử lý trung tâm CPU, DSP và ALU, chiếm trung bình 60% tổng số tác vụ xử lý số học. Việc tối ưu hóa thành công công suất rò trên mạch CLA 32-bit (với diện tích 832 µm gồm 452 cổng logic) mang lại tác động trực tiếp và rõ rệt nhất đến hiệu năng tổng thể của chip.

Cơ chế lưu giữ dữ liệu (Retention Mode) trong kỹ thuật DSPG hoạt động ra sao?

Khi chuyển sang chế độ ngủ, các tín hiệu điều khiển kích hoạt quá trình chia sẻ điện tích nội tại giữa các nút chuyển mạch. Nút đất ảo VVSS tăng lên và nút nguồn ảo VVDD giảm xuống mức điện áp ngưỡng an toàn, duy trì một độ chênh lệch điện áp ổn định vừa đủ trên khối mạch logic, ngăn ngừa hiện tượng mất mát dữ liệu đầu ra mà không cần mạch nhớ phụ trợ.

Hiệu quả tiết kiệm điện năng của DSPG biến động thế nào khi nhiệt độ tăng lên 75°C?

Ở 75°C, dòng rò nhiệt của transistor tăng cao làm suy giảm hiệu quả của các kỹ thuật thông thường như CRPG (chỉ còn tiết kiệm 30,35% ở 10 µs). Tuy nhiên, DSPG vẫn duy trì mức cắt giảm công suất vượt trội lên tới 53,77% so với CPG ở thời gian ngủ 10 µs, khẳng định độ ổn định nhiệt xuất sắc của cấu trúc chuyển mạch kép.

Việc tăng diện tích công tắc trong mạch DSPG có làm suy giảm hiệu năng xử lý không?

Mặc dù công tắc NMOS của DSPG chiếm 21,63% diện tích mạch logic (so với 12,02% của CPG), sự đánh đổi này là hoàn toàn xứng đáng vì nó giữ cho độ trễ truyền lan của mạch ổn định ở mức 890 ps (tương đương với CPG là 885,5 ps). Mạch hoàn toàn không bị suy giảm tốc độ tính toán nhưng lại tiết kiệm được hơn một nửa công suất hao phí tĩnh.

Kết luận

• Đề tài đã nghiên cứu toàn diện các cơ chế phát sinh dòng rò tĩnh trong công nghệ bán dẫn sub-micron và đánh giá chuyên sâu ưu nhược điểm của các kỹ thuật Power Gating hiện hành.
• Đề xuất thành công kiến trúc Dual-Switch Power Gating (DSPG) tích hợp khả năng tái nạp điện tích kép và tự động bảo toàn dữ liệu ngõ ra ở chế độ nghỉ.
• Chứng minh tính ưu việt định lượng của DSPG trên mạch cộng CLA 32-bit ở tiến trình 45 nm, giúp giảm tới 66% công suất rò so với CPG và 33,63% so với CRPG, đồng thời duy trì hiệu quả tiết kiệm lên đến 69,53% trên tiến trình 16 nm.
• Xác lập thành công mối tương quan tối ưu giữa tỷ lệ kích thước kênh dẫn chuyển mạch và độ trễ đường truyền tới hạn xấp xỉ 890 ps, tạo cơ sở thực nghiệm vững chắc cho thiết kế vi mạch số.
• Mở ra lộ trình phát triển ứng dụng DSPG trên các cấu trúc chip đa nhân SoC thế hệ mới và công nghệ bóng bán dẫn đa cổng FinFET trong tương lai gần.

Quý độc giả, kỹ sư vi mạch và các nhà nghiên cứu quan tâm có thể khai thác toàn bộ sơ đồ nguyên lý mạch, giản đồ thời gian và bảng thông số mô phỏng chi tiết trong luận văn để ứng dụng trực tiếp vào các dự án phát triển vi mạch công suất cực thấp hiện nay.

Trích đoạn nội dung tài liệu

LỜI CAM ĐOAN Tôi cam đoan đây là công trình nghiên cứu của tôi. Các số liệu, kết quả nêu trong luận văn là trung thực và chƣa từng đƣợc ai công bố trong bất kỳ công trình nào khác Tp. Hồ Chí Minh, ngày 18 tháng 09 năm 2015 Học viên Đào Ái Quốc ii LỜI CẢM ƠN Đề tài luận văn đã hoàn thành đúng thời gian quy định và đạt đƣợc kết quả nhƣ mong đợi. Để đạt đƣợc kết quả này, tôi xin gửi lời cảm ơn chân thành đến thầy hƣớng dẫn, thầy Võ Minh Huân.

Thầy đã tận tình giúp đỡ tôi trong quá trình nghiên cứu và hoàn thành đề tài. Bên cạnh đó, tôi cũng xin gửi lời cảm ơn đến các bạn học viên đã giúp đỡ, góp ý cho tôi trong quá trình nghiên cứu. TP HCM, Ngày 18tháng 09 năm 2015 Học viên Đào Ái Quốc iii TÓM TẮT Kỹ thuật giảm công suất dòng rò trong mạch là một vấn đề quan tâm của đa số các nghiên cứu hiện nay. Rò rỉ cao trong các mạch CMOS điện áp ngƣỡng thấp ảnh hƣởng nghiêm trọng đến việc tiêu thụ năng lƣợng.Công nghệ Power Gating đã đƣợc sử dụng để thiết kế các mạch tiêu thụ năng lƣợng thấp.

Kỹ thuật Power Gating là một kỹ thuật phát triển để giảm dòng rò ở chế độ ngủ bằng cách tắt các PMOS hoặc NMOS đƣợc cấu hình với điện áp ngƣỡng cao. Trong luận văn này, ngƣời thực hiện sử dụng kỹ thuật Dual-Switch Power Gating (DSPG)áp dụng trên mạch cộng 32-bit Carry Look Ahead. Bằng cách sử dụng kỹ thuật DSPG này, mạch cộng 32-bit đã đạt đƣợc mức tiêu thụ năng lƣợng thấp và vẫn bảo toàn dữ liệu ở chế độ ngủ. Ngƣời thực hiện đã thiết kế và so sánh kỹ thuật DSPG với các kỹ thuật Power Gating thông thƣờng (CPG), Power Gating tái sử dụng điện tích (CRPG), sử dụng cộng nghệ 45 nm.Với kỹ thuật DSPG, mạch cộng 32-bit giảm đƣợc công suất tiêu thụnăng lƣợng rò rỉ lên 26% trong thời gian ngủ ngắn và 33,63% trong thời gian ngủ dài so với CRPG, giảm đến 66% trong thời gian ngủ ngắn và 53,77% trong thời gian ngủ dài so với mạch CPG.Các mạch Benchmark C432, C499, C880 cũng đƣợc áp dụng để so sánh và phân tích.

Kết quả mô phỏng đã cho thấy kỹ thuật DSPG có hiệu quả trong việc thiết kế mạch ứng dụng công suất thấp. Từ khóa: Power Gating, công suất thấp, dòng rò, CMOS iv ABSTRACT Circuit techniques reducing leakage power in circuits is a matter of concern of the majority of the current study. High leakage in low Vth CMOS circuits severely affects consumption of energy. Power gating technology has been used to design the low power consumption circuits.

Power Gating is a technique developed to reduce the leakage current when the circuit sleep mode by turning off the PMOS or NMOS is configured with high threshold voltage. In this thesis, the person usesDual-Switch Power Gating (DSPG) technique to apply 32-bit Carry Look Ahead (CLA) Adder. By using this DSPG technique, the 32-bit CLA adder achieve low power consumption and still preserve data in sleep mode. The person designed and compared the 32-bit CLA circuit in retention mode of the conventional Power Gating (CPG), charge recycling Power Gating (CRPG), DSPG in term of the power consumption using the 45 nm Predictive Technology Model.

With DSPG technique, the 32-bit CLA adder can reduce the standby leakage power consumption up to 26% in short sleep time and 33,63% in long sleep time compared to CRPG, and up to 66% in short sleep time and 53,77% in long sleep time compared to the CPG.The Benchmark circuits such as C432, C499, C880 are also applied to analyze and compare in term of power consumption. The comparison results based on the Benchmark circuits show that DSPG technique is very effective in low power applications. Keywords: Power gating, low power, leakage current, CMOS v MỤC LỤC Trang LÝ LỊCH KHOA HỌC. i LỜI CAM ĐOAN.

ii LỜI CẢM ƠN. vi LIỆT KÊ HÌNH. ix LIỆT KÊ BẢNG. xi LIỆT KÊ CÁC TỪ VIẾT TẮT.

xii CHƢƠNG 1 .1Tổng quan về lĩnh vực nghiên cứu .2Các kết quả nghiên cứu trong và ngoài nƣớc .3Mục đích của đề tài .4Nhiệm vụ đề tài và giới hạn của đề tài .1Nhiệm vụ của đề tài.2Giới hạn của đề tài .5Phƣơng pháp nghiên cứu.1 Cấu tạo của MOSFET .2 Nguyên lý hoạt động của MOSFET .2 Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit) .4 Công suất tiêu thụ của transistor CMOS .1 Dòng rò tiếp giáp (IREV) .2 Dòng rò kênh đƣợc gây ra bởi cổng (IGIDL) .3 Dòng rò đƣờng hầm đến cổng (Gate Direct Tunneling Leakage (IG)) .4 Dòng rò dƣới ngƣỡng (ISUB) .5 Công nghệ Low Power .2 Tại sao phải sử dụng Low power .3 Các công nghệ Low power .6 Công nghệ Power-gating .7 Công nghệ 45 nm .19 KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45 nm.1 Power Gating NMOS đơn .2 Kỹ thuật CPG với chế độ giữ .3 Kỹ thuật CRPG với chế độ giữ .4 Kỹ thuật Dual-Switch Power Gating .26 KẾT QUẢ MÔ PHỎNG .1 Kết quả mô phỏng áp dụng trên mạch cộng 32 bit .2 Kết quả mô phỏng áp dụng trên các mạch Benchmark.44 vii CHƢƠNG 5 .48 KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN .48 TÀI LIỆU THAM KHẢO .52 Paper 01: Ai-Quoc Dao, Minh-Huan Vo, “A novel charge recycling technique for saving leakage power in low Vth CMOS circuits”, International Conference on Green Technology and sustainable development, pp. Paper 02: Minh-Huan Vo, Ai-Quoc Dao, “Dual Recycled Charge for Saving Leakage Power in Carry Look-Ahead Adder for Low Power Applications”, the 6th International Conference on Integrated Circuits, Design and Verification, IEICE, pp. Paper 03: Minh-Huan Vo, Ai-Quoc Dao, “Dual-switch power gating technique with small energy loss, short crossover time, and fast wake-up time for fine-grain leakage controlled VLSIs”, the 2015 International Conference on Advanced Technologies for Communications, IEEE,pp.2015 viii LIỆT KÊ HÌNH Trang Hình 2.1:Cấu tạo của MOSFET có sẵn kênh loại P .2:Sơ đồ nguyên lý của MOSFET .3:Sơ đồ khối mạch công 32 bit.4:Sơ đồ khối mạch Benchmark C432 .5:Sơ đồ khối mạch Benchmark C499 .6:Sơ đồ khối mạch Benchmark C880 .7:Các thành phần công suất tiêu thụ của transistor .8:Xu hƣớng tiêu thụ công suất động và rò của tổng chip theo ITRS .9:Các thành phần dòng rò trong một transistor NMOS .10:Quá trình phát triển của công nghệ Low power .1:Sơ đồ khối mô phỏng mạch .2:Power Gating NMOS đơn .3:Kỹ thuật Convensional Power Gating .4:Kỹ thuật Charge Recycling Power Gating .5:Kỹ thuật Dual-Switch Power Gating .1:So sánh độ trễ của ba mạch sử dụng kỹ thuật CPG, CRPG và DSPG .2:Mạch sử dụng kỹ thuật CPG trên Candence .3:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật CPG trên Cadence29 Hình 4.4:Mạch sử dụng kỹ thuật CRPG trên Candence .5:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật CRPG trên Cadence.6:Mạch sử dụng kỹ thuật DSPG trên Candence.7:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật DSPG trên Cadence.8:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm .9:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 45 nm .10:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 32 nm .11:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 32 nm .12:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 22 nm .13:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 22 nm .14:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 16 nm .15:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 16 nm .16:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm áp dụng trên mạch Benchmark C432 .17:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại270C với công nghệ 45 nm áp dụng trên mạch Benchmark C499 .18:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm áp dụng trên mạch Benchmark C880. 46 x LIỆT KÊ BẢNG Trang Bảng 4.1: Bảng kết quả so sánh độ trễ của kỹ thuật CPG, CRPG và DSPG khi thay đổi kích thƣớc cổng công tắc NMOS .2: Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt độ 270C .3: Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt độ 750C .4: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 27oC, 45 nm PTM.5: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75oC, 45 nm PTM.6: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 27oC, 32 nm PTM.7: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75oC, 32 nm PTM.8: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 27oC, 22 nm PTM.9: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75oC, 22 nm PTM.10: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 27oC, 16 nm PTM.11: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 75oC, 16 nm PTM.12: Bảng so sánh kích thƣớc các mạch sử dụng các kỹ thuật Power Gating đƣợc mô phỏng .13: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và CRPG tại 27oC, 45 nm áp dụng trên các mạch Benchmark .46 xi LIỆT KÊ CÁC TỪ VIẾT TẮT ALU Arithmetic logic unit CLA Carry Look Ahead CMOS Complementary Metal-Oxide Semiconductor CPG Conventional Power Gating CRPG Charge recycling Power Gating CPU Central Processing Unit DSP Digital Signal Processing DSPG Dual-Switch Power Gating MOS Metal-Oxide Semiconductor MOSFET Metal-Oxide Semiconductor Field-Effect Transistor IC Integrated Circuit ITRS International Technology Roadmap for Semiconductors GIDL Gate Induced Drain Leakage PG Power Gating PTM Predictive Technology Model VGND Virtual Power/ Virtual Ground VRC Virtual Power/Ground rails Clamp xii Chƣơng 1: Tổng quan CHƢƠNG 1 TỔNG QUAN 1.1 Tổng quan về lĩnh vực nghiên cứu Công suất tiêu thụ là một trong ba yếu tố quyết định đến hiệu quả của thiết kế vi mạch bên cạnh hai yếu tố khác là chi phí và tốc độ chip.

Các công nghệ trên micrometer, nhà nghiên cứu không quan tâm tới công suất rò tiêu thụ vì nó đóng góp một lƣợng rất nhỏ tới tổng công suất tiêu thụ. Tuy nhiên, khi kích thƣớc các transistor nhỏ lại vì mật độ transistor tăng lên, làm nó trở thành một yếu tố đáng kể ảnh hƣởng tới tổng công suất tiêu thụ của vi mạch. Khi kích thƣớc các transistor giảm nhiều hơn, dòng rò trở nên nghiêm trọng hơn.