Tổng quan luận án

Công nghệ chế tạo vi mạch bán dẫn đã trải qua nhiều giai đoạn phát triển, từ các cổng logic rời rạc đến các hệ thống trên chip (System on Chip - SoC) tích hợp hàng chục triệu transistor trên cùng một đế bán dẫn. Khi quy trình công nghệ tiến sâu vào vùng siêu mi-crô-mét (deep submicron - DSM) từ 130nm, 90nm đến 65nm và thấp hơn, các kỹ sư thiết kế vi mạch phải đối mặt với giới hạn vật lý về mật độ công suất tiêu thụ và khả năng tản nhiệt của vỏ bọc (packaging). Đồng thời, dòng điện rò (dòng rò dưới ngưỡng, dòng rò qua lớp oxit cực cổng) tăng theo cấp số nhân, khiến công suất tiêu thụ tĩnh trở nên đáng kể và đe dọa trực tiếp đến thời lượng hoạt động của các thiết bị dùng pin.

Ở cấp độ kiến trúc kết nối, các hệ thống bus truyền thống (như AMBA, OpenCore) bộc lộ sự quá tải khi số lượng lõi sở hữu trí tuệ (IP core) gia tăng: suy giảm băng thông, trễ truyền dẫn tăng cao do độ dài đường dây kết nối kim loại, và không thể mở rộng quy mô. Kiến trúc mạng trên chip (Network on Chip - NoC) ra đời như một giải pháp thay thế thông qua cơ chế truyền thông gói tin phân tầng và phân tán. Tuy nhiên, bản thân hạ tầng truyền thông NoC cũng tiêu tốn một lượng công suất đáng kể, có thể chiếm trên 30% tổng năng lượng toàn hệ thống đa lõi (MPSoC).

Khoảng trống nghiên cứu được luận án chỉ ra là: các kỹ thuật điều khiển tỷ lệ điện áp và tần số động (DVFS) truyền thống cho NoC chủ yếu sử dụng bộ điều khiển ngoại tuyến (PID hoặc các biến thể PI, PD) hoặc các bộ lọc tự thích nghi phức tạp (Kalman, LMS). Các phương pháp này đòi hỏi phải tái hiệu chỉnh tham số khi lưu lượng thay đổi hoặc chiếm dụng quá nhiều tài nguyên phần cứng khi triển khai ở mức chuyển thanh ghi (RTL). Do đó, luận án xác định mục tiêu nghiên cứu và đề xuất giải pháp tối ưu công suất tiêu thụ cho NoC dạng 2D-mesh dựa trên kỹ thuật DVFS kết hợp thuật toán điều khiển lô-gíc mờ (Fuzzy Logic), có thể thực thi trực tiếp bằng phần cứng với độ phức tạp tính toán thấp.

Luận án xác định 5 nhiệm vụ nghiên cứu cụ thể:

  1. Nghiên cứu các vấn đề cơ bản của NoC: tô-pô mạng, cơ chế truyền thông, thuật toán định tuyến, điều khiển luồng dữ liệu.
  2. Nghiên cứu các phương pháp thiết kế vi mạch công suất thấp: chặn cấp xung nhịp (Clock Gating), đa điện áp nguồn (Multi-$V_{DD}$), đa điện áp ngưỡng (Multi-$V_T$), điều khiển tỷ lệ điện áp - tần số động (DVFS).
  3. Khảo sát các kiến trúc và thuật toán định tuyến nhằm giảm công suất tiêu thụ cho NoC đã được công bố trên thế giới.
  4. Đề xuất giải pháp và xây dựng mô hình phần cứng bộ điều khiển tần số - điện áp (VFC) cho bộ định tuyến NoC dựa trên thuật toán lô-gíc mờ.
  5. Áp dụng giải pháp vào mô hình mạng trên chip 2D-mesh, mô phỏng và đánh giá hiệu năng và công suất tiêu thụ trên môi trường ORION 3 và phần mềm VNOC2.

Thông tin hành chính của luận án:

  • Tên đề tài: Giải pháp tối ưu công suất tiêu thụ cho các kiến trúc mạng trên chip
  • Tác giả: Phan Hải Phong
  • Chuyên ngành: Kỹ thuật điện tử (Mã số: 9510302.01)
  • Người hướng dẫn khoa học: PGS. Trần Xuân Tú
  • Cơ sở đào tạo: Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội
  • Địa điểm nghiên cứu: Khoa Điện tử - Viễn thông và Phòng thí nghiệm trọng điểm Hệ thống tích hợp thông minh (SISLAB), Trường Đại học Công nghệ
  • Thời gian bảo vệ: 15 giờ 00 ngày 05 tháng 12 năm 2018 trước Hội đồng cấp nhà nước chấm luận án tiến sĩ
  • Hội đồng phản biện: PGS. Hoàng Văn Phúc (Phản biện 1), PGS. Nguyễn Vũ Thắng (Phản biện 2), PGS. Nguyễn Ngọc Minh (Phản biện 3).

Tổng quan tài liệu và vị trí của luận án

Luận án điểm lại lịch sử phát triển của công nghệ vi mạch từ phát minh vi mạch tích hợp đầu tiên năm 1958 của Jack Kilby và Robert Noyce [70], qua cuộc cách mạng ngôn ngữ mô tả phần cứng và tổng hợp logic thập niên 1980, đến cuộc cách mạng tái sử dụng lõi IP thập niên 1990. Khi định luật Moore tiến vào vùng kích thước transistor siêu nhỏ, việc giảm công suất trở thành trung tâm nghiên cứu của ngành thiết kế vi mạch.

Về kiến trúc truyền thông trên chip, sự bế tắc của hệ thống bus khi số lượng lõi tăng lên đã được các tài liệu thuộc lộ trình ITRS [33] và các nghiên cứu của Benini & De Micheli [11], Dally & Towles [20], Jantsch & Tenhunen [40], Kumar et al. [47] khẳng định. Các sản phẩm thử nghiệm thực tế của công nghiệp và viện nghiên cứu đã được công bố gồm Intel Polaris [84], CHAIN [4] của Silistix, và FAUST [44] của CEA-LETI.

Về kỹ thuật tối ưu công suất bằng DVFS, luận án hệ thống hóa các hướng tiếp cận:

  • Hướng tiếp cận dựa trên thời gian thực thi: Công trình của Weiser et al. [92] đặt nền móng cho thuật toán xếp lịch DVFS dựa trên tần số; công trình của Dhar et al. [32] và Cho et al. [34] khai thác thời gian thực thi tình huống xấu nhất (WCET) để giảm công suất trên hệ thống đa lõi; các nghiên cứu khác như [3, 18, 91] dùng kỹ thuật tương tự nhưng bị ràng buộc bởi việc phải thiết lập lại tham số khi tài nguyên thay đổi.
  • Hướng tiếp cận tự thích nghi dựa trên bộ đệm: Nielsen et al. [57] dùng vòng lặp đóng tự định thời phản hồi từ bộ đệm FIFO về bộ chuyển đổi DC-DC; Gutnik et al. [28] bổ sung bộ tạo dao động và bảng tra cứu LUT. Tuy nhiên, các kỹ thuật này chỉ dùng mức sử dụng bộ đệm tức thời (Buffer Utilization - BU) nên phản ứng chậm trước biến thiên tải.
  • Hướng tiếp cận sử dụng bộ điều khiển phản hồi: Wei et al. [86] kết hợp bộ tạo dao động điều khiển bằng điện áp (VCO) với bộ chuyển đổi nâng áp và bộ điều khiển PID; Hughes et al. [31] dùng PID để ước lượng thời gian giải mã khung hình đa phương tiện; các nghiên cứu [49, 87] dùng bộ điều khiển PI để giám sát bộ đệm. Bên cạnh đó, các bộ lọc tự thích nghi như LMS [76] và bộ lọc Kalman [7] có khả năng bám sát tải thời gian thực nhưng cấu trúc toán học phức tạp, tiêu tốn diện tích mạch lớn khi hiện thực trên FPGA/ASIC.
  • Hướng tiếp cận sử dụng lô-gíc mờ: Kỹ thuật lô-gíc mờ do L. A. Zadeh khởi xướng năm 1965 [93] và mô hình mờ Sugeno năm 1985 [79] đã được ứng dụng trong điều khiển công suất. Nghiên cứu [67] áp dụng lô-gíc mờ để dự đoán tải dựa trên dòng tiêu thụ. Các công trình cứng hóa lõi xử lý mờ [24, 58, 48, 56] cho thấy bộ điều khiển mờ có thể đạt tốc độ tính toán hàng triệu phép suy luận mỗi giây (FLIPS) với tài nguyên phần cứng thấp hơn đáng kể so với PID và Kalman.

Khoảng trống nghiên cứu được luận án lựa chọn giải quyết: Áp dụng thuật toán lô-gíc mờ theo mô hình Sugeno để thiết kế bộ điều khiển tần số - điện áp (DVFS) trực tiếp ở mức phần cứng RTL cho từng bộ định tuyến của NoC. Bộ điều khiển này tính toán đồng thời giá trị lưu lượng cực đại và độ biến thiên lưu lượng, cho phép dự đoán nhu cầu tải trong tương lai gần mà không cần tái cấu hình tham số như PID và không phức tạp như bộ lọc Kalman.

Cơ sở lý thuyết và phương pháp nghiên cứu

1. Cơ sở lý thuyết về công suất tiêu thụ trong mạch CMOS

Công suất tiêu thụ toàn phần trên mạch tích hợp CMOS bao gồm công suất tiêu thụ động ($P_{dyn}$) và công suất tiêu thụ tĩnh ($P_{stat}$): $$P_{total} = P_{dyn} + P_{stat}$$

Công suất tiêu thụ động gồm hai thành phần: công suất chuyển mạch và công suất ngắn mạch: $$P_{dyn} = C_{eff} \cdot V_{dd}^2 \cdot f_{clock} + (t_{sc} \cdot V_{dd} \cdot I_{peak} \cdot f_{clock})$$ Trong đó:

  • $C_{eff} = C_L \cdot p_{trans}$ là điện dung hiệu dụng ($C_L$ là điện dung ký sinh tại đầu ra cổng logic, $p_{trans}$ là xác suất chuyển trạng thái).
  • $V_{dd}$ là điện áp nguồn cung cấp.
  • $f_{clock}$ là tần số xung nhịp hệ thống.
  • $t_{sc}$ là thời gian xuất hiện dòng ngắn mạch khi cả PMOS và NMOS đồng thời mở, $I_{peak}$ là dòng điện đỉnh.

Do $t_{sc}$ rất nhỏ trong một chu kỳ, công suất động chủ yếu được tính theo: $$P_{dyn} \approx C_{eff} \cdot V_{dd}^2 \cdot f_{clock}$$ Công thức chỉ ra rằng việc giảm điện áp nguồn $V_{dd}$ mang lại hiệu quả giảm công suất theo hàm bậc hai, kết hợp với giảm tần số $f_{clock}$ sẽ giảm mạnh năng lượng tiêu thụ.

Công suất tiêu thụ tĩnh gây ra bởi 4 thành phần dòng rò:

  1. Dòng rò dưới ngưỡng ($I_{SUB}$): $$I_{SUB} = \mu C_{ox} V_{th}^2 \frac{W}{L} e^{\frac{V_{GS} - V_T}{n V_{th}}}$$ Trong đó $V_{th} = \frac{kT}{q}$ là điện thế nhiệt (25,9 mV ở nhiệt độ phòng), $V_T$ là điện áp ngưỡng. Khi giảm $V_T$ để tăng tốc độ mạch, $I_{SUB}$ sẽ tăng theo hàm mũ.
  2. Dòng rò cực cổng qua lớp oxit mỏng ($I_{GATE}$).
  3. Dòng rò máng do cực cổng cảm ứng ($I_{GIDL}$).
  4. Dòng rò ngược tiếp giáp p-n ($I_{REV}$).

2. Lý thuyết hệ mờ và mô hình Sugeno

Tập mờ $A$ xác định trên không gian nền $X$ thông qua hàm liên thuộc $\mu_A(x) \in [0, 1]$. Hệ thống xử lý lô-gíc mờ gồm 3 giai đoạn:

  1. Mờ hóa (Fuzzification): Chuyển đổi dữ liệu rõ đầu vào thành giá trị mờ thông qua hàm liên thuộc hình thang hoặc tam giác.
  2. Quá trình hợp thành (Fuzzy Engine): Áp dụng tập luật IF-THEN dạng "IF $input_1 = x$ AND $input_2 = y$ THEN $Output = z_i$". Trong mô hình Sugeno bậc 0, giá trị đầu ra $z_i$ của mỗi luật là một hằng số. Trọng số kích hoạt của luật thứ $i$ được tính bằng phép toán giao (AND): $$w_i = \min(\mu(x), \mu(y))$$
  3. Giải mờ (De-Fuzzification): Sử dụng phương pháp trọng tâm tính giá trị đầu ra rõ $Z_{out}$: $$Z_{out} = \frac{\sum_{i=1}^k w_i \cdot z_i}{\sum_{i=1}^k w_i}$$ Trong đó $k$ là tổng số quy luật hợp thành.

3. Phương pháp nghiên cứu

  • Phương pháp thiết kế phần cứng: Sử dụng ngôn ngữ VHDL để mô tả toàn bộ các khối chức năng của bộ điều khiển DVFS ở mức chuyển thanh ghi (RTL).
  • Phương pháp kiểm chứng logic: Sử dụng phần mềm ModelSim để mô phỏng giản đồ xung, kiểm tra tính đúng đắn về chức năng của khối đo lưu lượng, khối tìm giá trị cực đại, khối tính đạo hàm/biến thiên, và khối suy luận mờ.
  • Phương pháp mô phỏng mức hệ thống: Tích hợp mô hình mạng 2D-mesh vào công cụ mô phỏng ORION 3 (mô hình ước lượng năng lượng chi tiết cho các thành phần của router) và phần mềm VNOC2 để đánh giá công suất tiêu thụ và độ trễ dưới các mô hình lưu lượng mạng (Uniform và Self-Similar).

Nội dung chính theo từng chương

Chương 1: Phương pháp thiết kế vi mạch theo hướng công suất tiêu thụ thấp

Chương 1 phân tích bản chất vật lý của công suất động và công suất tĩnh trong công nghệ CMOS, từ đó tổng hợp các kỹ thuật thiết kế công suất thấp phổ biến:

  • Chặn cấp xung nhịp (Clock Gating): Ngắt xung nhịp cấp tới các flip-flop khi không có chuyển đổi trạng thái (tín hiệu Enable ở mức thấp), giúp giảm trên 50% công suất tiêu thụ trên mạng phân phối xung nhịp.
  • Đa điện áp ngưỡng (Multi-$V_T$): Sử dụng các tế bào thư viện có $V_T$ thấp ($V_{TL}$) trên đường truyền trễ tới hạn để đảm bảo tốc độ, và $V_T$ cao ($V_{TH}$) trên các đường không tới hạn để giảm dòng rò $I_{SUB}$.
  • Đa điện áp nguồn (Multi-$V_{DD}$): Phân chia hệ thống thành các miền điện áp khác nhau (SVS, MVS, DVFS, AVS). Chương này trình bày chi tiết cấu trúc hệ thống DVFS vòng kín gồm: khối cảm biến, bộ điều khiển, và khối cấp nguồn (bộ chuyển đổi DC-DC, vòng khóa pha PLL).

Chương 1 cũng tổng hợp các thách thức khi triển khai hệ thống đa điện áp: thiết kế bộ đệm chuyển mức (Level Shifter), cấu trúc lưới cấp nguồn phức tạp, và thứ tự chuyển đổi điện áp nhằm tránh tình trạng khóa chết (deadlock). Cuối chương, tác giả so sánh ba nhóm phương pháp điều khiển DVFS:

Phương pháp điều khiển Ưu điểm Nhược điểm
Bộ điều khiển ngoại tuyến (PID, PI, PD) Tần số - điện áp bám theo tải tương đối chính xác. Phải thay đổi tham số khi tải thay đổi lớn; thuật toán phức tạp; tốn tài nguyên phần cứng.
Bộ điều khiển tự thích nghi (LMS, Kalman) Dự đoán và bám sát biến thiên tải thời gian thực với độ chính xác cao; không cần chỉnh lại tham số. Thuật toán rất phức tạp; chiếm nhiều diện tích phần cứng khi thực thi.
Bộ điều khiển lô-gíc mờ Dự đoán tải thời gian thực; không cần đổi tham số; thuật toán đơn giản; chiếm ít tài nguyên phần cứng. Độ chính xác dự đoán xấp xỉ so với bộ lọc tự thích nghi toán học cao cấp.

Chương kết thúc bằng việc trình bày chi tiết lý thuyết tập mờ, biến ngôn ngữ, các hàm liên thuộc (hình thang, tuyến tính từng đoạn), và thuật toán giải mờ Sugeno.

Chương 2: Mạng trên chip và một số vấn đề về tối ưu năng lượng tiêu thụ

Chương 2 trình bày tổng quan về NoC và phân tích các thành phần kiến trúc cơ bản:

  • Tô-pô mạng: Phân tích các dạng tô-pô thông dụng gồm Ring/Chordal Ring, 2D-mesh, Fat-Tree, 2D-Torus. Các tiêu chí so sánh gồm: cấp bậc của bộ định tuyến, đường kính mạng, tính quy tắc, tính đối xứng, tính đa dạng đường truyền, và độ rộng điểm chia đôi mạng (bisection width). Tô-pô 2D-mesh được lựa chọn nhờ tính tương thích cao với quy trình chế tạo mạch phẳng silicon và khả năng mở rộng tốt.
  • Kỹ thuật truyền thông: So sánh chuyển mạch kênh (Circuit-Switching) và chuyển mạch gói (Packet-Switching). Trong chuyển mạch gói, dữ liệu được chia thành các flit.
  • Cơ chế truyền thông gói tin:
    1. Lưu trữ và chuyển tiếp (Store-And-Forward - SAF): Router lưu toàn bộ gói tin trước khi gửi tiếp; yêu cầu dung lượng bộ đệm lớn và trễ truyền cao.
    2. Virtual Cut-Through (VCT): Cho phép truyền flit đầu tiên đi tiếp khi router kế tiếp sẵn sàng, nhưng vẫn đòi hỏi bộ đệm chứa đủ toàn bộ gói khi xảy ra tắc nghẽn.
    3. Wormhole (WH): Gói tin được chia thành chuỗi flit (flit tiêu đề mang thông tin định tuyến, các flit thân và flit đuôi đi sau theo dạng ống dẫn); router chỉ cần bộ đệm chứa vài flit, giảm mạnh diện tích và công suất bộ đệm.
  • Các giải pháp giảm công suất NoC trong tài liệu: Luận án khảo sát các kiến trúc tiêu biểu:
    • Kiến trúc ALPIN [8] sử dụng cơ chế truyền thông dị bộ toàn cục - đồng bộ cục bộ (GALS).
    • Mô hình quản lý công suất cục bộ LPM và kỹ thuật PSTR [94] điều khiển hiệu năng trên từng vùng điện áp/tần số độc lập (VFI).
    • Giao tiếp mạng chủ (Master Network Interface - MNI) công suất thấp theo chuẩn OCP [17].
    • Kiến trúc Producer-Consumer FIFO [65] và phân chia vùng điện áp - tần số động DFS.

Chương 3: Mô hình bộ điều khiển tần số - điện áp cho bộ định tuyến của mạng trên chip

Chương 3 là phần đóng góp cốt lõi của luận án, đề xuất cấu trúc phần cứng của bộ điều khiển tần số - điện áp (VFC) tích hợp tại mỗi nút mạng của NoC dạng 2D-mesh.

Mô hình bộ điều khiển VFC gồm 4 khối thành phần chính:

  1. Khối đo lưu lượng (Counter): Giám sát các tín hiệu bắt tay (handshaking) tại các cổng vào/ra của bộ định tuyến. Sử dụng bộ đếm để xác định mật độ flit truyền qua trong một cửa sổ thời gian quan sát cố định. Máy trạng thái được thiết kế để đếm chính xác số lượng flit.
  2. Khối tính toán giá trị lưu lượng trung bình cực đại (MA - Maximum Average): So sánh và trích xuất giá trị lưu lượng lớn nhất giữa các hướng truyền (Đông, Tây, Nam, Bắc, Cục bộ) của bộ định tuyến để đưa ra biến đầu vào thứ nhất ($input_1$).
  3. Khối tính toán biến thiên lưu lượng (DER - Derivative): Tính toán hiệu số lưu lượng giữa cửa sổ đo hiện tại và cửa sổ đo liền trước ($\Delta L = L_{current} - L_{previous}$) để xác định xu hướng tăng/giảm của lưu lượng, tạo thành biến đầu vào thứ hai ($input_2$).
  4. Khối xử lý lô-gíc mờ (Fuzzy Logic Controller):
    • Đầu vào $input_1$ (Lưu lượng cực đại) được phân chia thành các tập mờ với các hàm liên thuộc hình thang (ví dụ: Thấp, Trung bình, Cao).
    • Đầu vào $input_2$ (Biến thiên lưu lượng) được phân chia thành các tập mờ (ví dụ: Giảm nhanh, Giảm, Ổn định, Tăng, Tăng nhanh).
    • Tập luật hợp thành IF-THEN (Bảng 3.1) quy định giá trị điều khiển đầu ra tương ứng.
    • Quá trình giải mờ theo Sugeno bậc 0 tính toán giá trị đầu ra điều khiển để đưa ra quyết định chuyển đổi mức điện áp và tần số cấp cho bộ định tuyến.

Toàn bộ các khối được mô tả bằng mã nguồn VHDL ở mức RTL (chi tiết mã nguồn khối Counter, bộ so sánh MA, khối DER được trình bày trong phụ lục của luận án). Kết quả mô phỏng trên ModelSim xác nhận chức năng logic: bộ điều khiển phản ứng chính xác với sự thay đổi của lưu lượng flit đầu vào, bám sát các kịch bản lưu lượng biến động mà không xảy ra sai lệch logic.

Chương 4: Mô phỏng và đánh giá hiệu quả của bộ điều khiển tần số - điện áp

Chương 4 thiết lập môi trường mô phỏng mức hệ thống để đánh giá hiệu năng và mức tiết kiệm năng lượng của giải pháp đề xuất.

Môi trường thực nghiệm:

  • Tích hợp mô hình tiêu thụ năng lượng ORION 3 [37] vào phần mềm mô phỏng mạng trên chip VNOC2.
  • Kiến trúc kiểm chứng: Mạng NoC cấu trúc 2D-mesh kích thước xác định với các nút mạng tích hợp bộ định tuyến Wormhole và bộ điều khiển VFC.
  • Thư viện công nghệ bán dẫn được áp dụng trong mô hình ước lượng công suất.

Các kịch bản đánh giá:

  1. Mô hình truyền thông phân bố đều (UNIFORM traffic): Địa chỉ nguồn và đích của các gói tin được tạo ngẫu nhiên đều trên toàn bộ mạng.
    • Đánh giá công suất tiêu thụ theo tốc độ phát gói tin (Bảng 4.1).
    • Đánh giá độ trễ truyền dẫn trung bình của gói tin (Bảng 4.2).
  2. Mô hình truyền thông tự tương đồng (SELF-SIMILAR traffic): Mô phỏng hành vi truyền thông thực tế của các ứng dụng mạng và đa phương tiện với tính chất bùng nổ (bursty traffic).
    • Đánh giá công suất tiêu thụ theo hệ số tự tương đồng và mật độ gói (Bảng 4.3).
    • Đánh giá độ trễ truyền gói tin trong mạng (Bảng 4.4).

Kết quả đánh giá tổng hợp:

  • Đối với cả hai mô hình truyền thông, khi lưu lượng mạng ở mức thấp và trung bình, bộ điều khiển lô-gíc mờ tự động hạ thấp mức điện áp và tần số của bộ định tuyến, giúp giảm đáng kể công suất tiêu thụ tĩnh và động so với cấu hình NoC chạy tần số cố định.
  • Khi lưu lượng tăng đột biến, nhờ có khối tính toán biến thiên lưu lượng (DER), bộ điều khiển mờ tăng mức điện áp và tần số kịp thời, giữ cho độ trễ truyền gói tin không bị suy giảm nghiêm trọng.
  • Bảng 4.5 so sánh hiệu quả của phương pháp đề xuất với các kỹ thuật quản lý năng lượng khác trên NoC (như DVFS dựa trên ngưỡng cố định, DVFS dựa trên PID), khẳng định sự cân bằng giữa mức tiết kiệm năng lượng và độ phức tạp phần cứng.

Kết quả và những đóng góp mới

  1. Đề xuất mô hình bộ điều khiển tần số - điện áp tự thích nghi cho bộ định tuyến NoC dựa trên thuật toán lô-gíc mờ: Giải pháp kết hợp giá trị lưu lượng cực đại và độ biến thiên lưu lượng để dự đoán trạng thái mạng thời gian thực, khắc phục nhược điểm phản ứng trễ của các phương pháp chỉ dùng mức sử dụng bộ đệm (BU) truyền thống.
  2. Hiện thực hóa hoàn chỉnh bộ điều khiển mờ ở mức chuyển thanh ghi (RTL) bằng VHDL: Cấu trúc phần cứng được thiết kế theo mô hình Sugeno bậc 0, giúp tối ưu hóa diện tích thực thi logic, không cần dùng các khối tính toán dấu phẩy động phức tạp, dễ dàng tích hợp trực tiếp vào bộ định tuyến phần cứng NoC.
  3. Xây dựng môi trường mô phỏng và kiểm chứng hoàn chỉnh: Kết hợp phần mềm mô phỏng mạng VNOC2 và mô hình năng lượng ORION 3, cho phép đánh giá định lượng công suất tiêu thụ và độ trễ của mạng 2D-mesh dưới các dạng truyền thông Uniform và Self-Similar khi áp dụng giải pháp DVFS mờ.

Hạn chế và hướng nghiên cứu tiếp

  • Hạn chế:

    • Nghiên cứu tập trung đánh giá trên cấu trúc mạng dạng 2D-mesh; chưa mở rộng thực nghiệm trên các tô-pô phức tạp khác như 3D-NoC hay Torus.
    • Quá trình đánh giá hiệu quả năng lượng thực hiện thông qua mô hình mô phỏng hệ thống (VNOC2 kết hợp ORION 3) và mô phỏng logic RTL (ModelSim), chưa tiến hành chế tạo thử nghiệm vật lý (tape-out chip ASIC) để đo đạc trực tiếp trên silicon.
    • Các luật mờ và hàm liên thuộc được cố định dựa trên thiết kế ban đầu, chưa tích hợp cơ chế tự học (machine learning) để cập nhật luật trực tuyến theo từng ứng dụng chuyên biệt.

  • Hướng nghiên cứu tiếp:

    • Triển khai và kiểm chứng giải pháp trên các cấu trúc NoC không đồng nhất và mạng trên chip 3 chiều (3D-NoC).
    • Tích hợp giải pháp lên các bo mạch phần cứng FPGA hoặc quy trình thiết kế tổng hợp vật lý ASIC (Place & Route - P&R) để đánh giá diện tích thực tế và suy hao công suất của bản thân mạch điều khiển.
    • Nghiên cứu cơ chế điều khiển phối hợp giữa bộ điều khiển tại bộ định tuyến và bộ quản lý năng lượng toàn cục của hệ thống MPSoC.

Giá trị tham khảo

  • Đối với nghiên cứu sinh, học viên cao học và kỹ sư thiết kế vi mạch: Luận án cung cấp hệ thống cơ sở lý thuyết chi tiết về tính toán công suất CMOS, các phương pháp thiết kế vi mạch công suất thấp, lý thuyết hệ mờ Sugeno và cấu trúc mạng trên chip (NoC). Phần phụ lục chứa mã nguồn VHDL đầy đủ của các khối Counter, MA, DER là tài liệu tham khảo trực tiếp cho việc thiết kế phần cứng RTL.
  • Đối với các nhà nghiên cứu kiến trúc máy tính và hệ thống nhúng: Tài liệu trình bày phương pháp luận tích hợp giữa thuật toán trí tuệ nhân tạo đơn giản hóa (lô-gíc mờ) với kỹ thuật quản lý năng lượng phần cứng (DVFS), cùng quy trình kết nối công cụ mô phỏng VNOC2 và ORION 3.

Câu hỏi thường gặp

1. Tại sao luận án lựa chọn thuật toán lô-gíc mờ thay vì bộ điều khiển PID hoặc bộ lọc Kalman cho DVFS trên NoC?
Trả lời: Theo phân tích tại Chương 1 và Bảng 1.1, bộ điều khiển PID yêu cầu tái hiệu chỉnh các hệ số khi tải thay đổi lớn, trong khi bộ lọc Kalman có thuật toán rất phức tạp, tiêu tốn nhiều tài nguyên khi chuyển thành phần cứng. Thuật toán lô-gíc mờ (đặc biệt là mô hình Sugeno bậc 0) có khả năng thích nghi tốt với biến thiên tải thời gian thực, thuật toán đơn giản, không cần thay đổi tham số khi tải đổi, và chiếm ít diện tích cổng logic khi tổng hợp RTL.

2. Công thức tính công suất tiêu thụ động trong mạch CMOS phụ thuộc vào những yếu tố nào?
Trả lời: Dựa trên công thức ở Chương 1: $P_{dyn} \approx C_{eff} \cdot V_{dd}^2 \cdot f_{clock}$, công suất động phụ thuộc tuyến tính vào điện dung hiệu dụng ($C_{eff}$), tần số xung nhịp ($f_{clock}$), và phụ thuộc bậc hai vào điện áp nguồn cung cấp ($V_{dd}$).

3. Khối tính toán biến thiên lưu lượng (DER) trong bộ điều khiển có vai trò gì?
Trả lời: Khối DER tính hiệu số lưu lượng giữa chu kỳ quan sát hiện tại và chu kỳ trước ($\Delta L$). Thông tin này đóng vai trò như đạo hàm bậc nhất của tải, giúp khối xử lý mờ nhận biết xu hướng tăng hoặc giảm của lưu lượng để điều chỉnh mức điện áp - tần số đón đầu, tránh tăng trễ truyền khi lưu lượng đột ngột bùng nổ.

4. Luận án sử dụng những công cụ và môi trường mô phỏng nào để kiểm chứng kết quả?
Trả lời: Luận án sử dụng phần mềm ModelSim để mô phỏng và kiểm chứng chức năng logic của mã nguồn VHDL ở mức RTL; đồng thời sử dụng kết hợp phần mềm mô phỏng mạng VNOC2 và mô hình ước lượng công suất ORION 3 để đánh giá hiệu năng trễ và công suất tiêu thụ của mạng NoC 2D-mesh dưới các dạng truyền thông Uniform và Self-Similar.

Kết luận

Luận án Giải pháp tối ưu công suất tiêu thụ cho các kiến trúc mạng trên chip của tác giả Phan Hải Phong đã giải quyết bài toán giảm công suất tiêu thụ cho hạ tầng truyền thông NoC trong bối cảnh công nghệ vi mạch siêu vi mô. Tác giả đã đề xuất thành công mô hình bộ điều khiển tần số - điện áp động (DVFS) dựa trên thuật toán lô-gíc mờ Sugeno, tích hợp khối đo lưu lượng cực đại và khối biến thiên lưu lượng. Toàn bộ thiết kế được mô hình hóa ở mức RTL bằng VHDL, kiểm chứng chức năng trên ModelSim và đánh giá toàn diện trên môi trường VNOC2 kết hợp ORION 3 với các mô hình truyền thông Uniform và Self-Similar. Công trình cung cấp giải pháp kỹ thuật cụ thể và mã nguồn phần cứng phục vụ công tác nghiên cứu, thiết kế các vi mạch tích hợp hệ thống công suất thấp.