Chương 1 Phương pháp thiết kế vi mạch theo hướng công suất tiêu thụ thấp Với một vi mạch được chế tạo theo công nghệ CMOS, công suất tiêu thụ của vi mạch thường do nhiều nguyên nhân khác nhau nhưng ta có thể phân chia vào hai dạng chính là công suất tiêu thụ động và công suất tiêu thụ tĩnh. Chương này sẽ tập trung vào việc phân tích cụ thể một số nguyên nhân chính gây ra công suất tiêu thụ trên một mạch tích hợp để từ đó tìm hiểu và đánh giá hiệu quả của một số phương pháp thiết kế giúp giảm được công suất tiêu thụ của hệ thống. Chương này cũng tập trung phân tích và tìm hiểu về một phương pháp thiết kế theo hướng tiết kiệm năng lượng đang được áp dụng tương đối phổ biến trong các thiết kế vi mạch hiện này, đó là phương pháp điều khiển tỷ lệ điện áp - tần số động (DVFS). Một số công trình tiêu biểu về việc ứng dụng phương pháp DVFS nhằm giảm công suất tiêu thụ cho hệ thống cũng sẽ được phân tích nhằm tìm ra một hướng tiếp cận phù hợp cho định hướng nghiên cứu của luận án này.1 Công suất tiêu thụ trên mạch tích hợp Công suất tiêu thụ của một vi mạch bao gồm hai thành phần chính: công suất tiêu thụ động (dynamic power) và công suất tiêu thụ tĩnh (static power) [2, 64].
Trong đó, công suất tiêu thụ động là công suất mà vi mạch đó tiêu thụ khi các tín hiệu trong mạch có sự thay đổi về giá trị (thay đổi mức lô-gíc). Công suất tiêu thụ tĩnh là công suất mà một vi mạch tiêu thụ khi nó được cấp nguồn nhưng các tín hiệu trong mạch không có sự thay đổi về giá trị. Đối với các vi mạch được chế tạo dựa trên công nghệ 6 LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com CMOS, nguyên nhân gây ra công suất tiêu thụ tĩnh trên vi mạch đó là do các dòng điện rò (leakage current) trên các transistor trong mạch.1 Công suất tiêu thụ động Có nhiều nguyên nhân gây ra công suất tiêu thụ động trên một vi mạch. Nguyên nhân đầu tiên và cũng là nguyên nhân chính đó là công suất tiêu thụ gây ra bởi sự phóng nạp trên tụ điện ký sinh ở đầu ra của một cổng lô-gíc CMOS khi có sự thay đổi mức lô-gíc của tín hiệu trong mạch.
Công suất này được gọi là công suất chuyển mạch (switching power) (Hình 1.1: Ví dụ cho quá trình phóng nạp trên tụ điện ký sinh trong trường hợp công suất chuyển mạch. Ta có công thức tính năng lượng tiêu thụ cho mỗi một lần chuyển trạng thái trên một cổng là: 2 E/trans = CL · Vdd (1.1) Trong đó, CL là điện dung của tụ ký sinh và Vdd là điện áp nguồn cung cấp. Do đó, ta có thể mô tả công suất tiêu thụ động của một cổng theo công thức sau: 2 Pdyn = E/trans · f = CL · Vdd · ptrans · fclock (1.2) Ở công thức này, f là tần số chuyển trạng thái, ptrans là xác suất chuyển trạng thái ở đầu ra, fclock là tần số hoạt động của hệ thống. Nếu chúng ta định nghĩa Cef f (điện dung hiệu dụng) theo công thức: Cef f = CL · ptrans (1.3) thì ta được công thức tính công suất tiêu thụ động như sau: 2 Pdyn = Cef f · Vdd · fclock (1.4) 7 LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Từ phương trình 1.4 ta có thể thấy công suất chuyển mạch không phụ thuộc vào kích thước của transistor mà chỉ phụ thuộc vào các hoạt động chuyển mạch và độ lớn của điện dung ký sinh ở lối ra của cổng lô-gíc đó.
Bên cạnh công suất chuyển mạch thì một nguyên nhân khác ảnh hưởng đến công suất tiêu thụ động trên vi mạch đó là công suất ngắn mạch. Công suất ngắn mạch là công suất tiêu thụ của cổng lô-gíc khi xuất hiện dòng điện ngắn mạch trên cổng đó tại thời điểm cả hai loại transistor PMOS và NMOS đồng thời mở (Hình 1.2: Ví dụ về dòng điện ngắn mạch trên cổng NOT trong trường hợp công suất ngắn mạch. Bổ sung thêm công suất ngắn mạch vào trong phương trình 1.4, ta có công thức tổng quát để tính công suất tiêu thụ động cho một cổng lô-gíc như sau: 2 Pdyn = Cef f · Vdd · fclock + (tsc · Vdd · Ipeak · fclock ) (1.5) Trong công thức 1.5, tsc là thời gian xuất hiện dòng ngắn mạch và Ipeak là dòng điện chuyển mạch (bao gồm dòng điện ngắn mạch và dòng điện nạp cho tụ điện bên trong của cổng lô-gíc đó). Tuy nhiên, trong một chu kỳ chuyển trạng thái thì thời gian xuất hiện dòng điện ngắn mạch thường là rất nhỏ.
Vì vậy, để đơn giản quá trình tính toán, chúng ta thường sử dụng công thức 1.4 để tính toán công suất tiêu thụ động cho một cổng lô-gíc [2]. Cũng từ công thức này, một số kỹ thuật đã được đề xuất để nhằm giảm công suất tiêu thụ động cho một vi mạch. Những kỹ thuật này được đề xuất cho nhiều mức tiếp cận khác nhau, từ mức kiến trúc cho đến mức thiết kế lô-gíc và thậm chí là ở mức thiết kế mạch điện. Phần lớn các kỹ thuật này đều tập trung vào việc giảm tần số hoạt động và điện áp cung cấp cho hệ thống, cũng như giảm các hoạt động có thể làm thay đổi trạng thái của dữ liệu để nhằm tối ưu công suất tiêu thụ cho vi mạch đó.
8 LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com Bởi vì sự phụ thuộc bậc hai của công suất tiêu thụ động vào điện áp cung cấp nên việc giảm điện áp nguồn là một phương thức hiệu quả để làm giảm công suất tiêu thụ cho vi mạch. Tuy nhiên, nếu điện áp cung cấp giảm thì đồng thời cũng làm giảm tốc độ hoạt động của cổng lô-gíc. Do đó, cách tiếp cận này cần phải được thực hiện một cách cẩn thận. Thông thường, các nhà thiết kế thường sử dụng phương pháp này theo nhiều cách tiếp cận khác nhau: • Đối với các thành phần trong hệ thống mà không cần hoạt động với tốc độ cao (chẳng hạn như là với các thiết bị ngoại vi), chúng ta có thể cấp điện áp nguồn thấp hơn so với các khối hoạt động ở tốc độ cao hơn.
Hướng tiếp cận này được gọi là thiết kế đa điện áp nguồn (multi-voltage). • Đối với các vi xử lý, chúng ta có thể cấp một điện áp nguồn với giá trị biến thiên tùy thuộc vào tác vụ mà vi xử lý đó đang thực hiện. Với các tác vụ yêu cầu hiệu năng xử lý cao, ta sẽ cấp một điện áp nguồn và tần số hoạt động cao cho vi xử lý. Với các tác vụ yêu cầu hiệu năng thấp, ta có thể giảm điện áp và tần số hoạt động của vi xử lý để tiết kiệm công suất tiêu thụ.
Hướng tiếp cận này được gọi là thay đổi tỷ lệ điện áp (voltage-scaling). • Một hướng tiếp cận khác nữa để nhằm giảm công suất tiêu thụ động đó là phương pháp chặn cấp xung nhịp (clock gating) đối với các khối không hoạt động. Bằng cách giảm tần số hoạt động của các khối này về không (0) thì công suất tiêu thụ của các khối đó cũng giảm về không (0) tương ứng. Đây cũng là một hướng tiếp cận được sử dụng nhiều khi thiết kế các hệ thống trên chip.2 Công suất tiêu thụ tĩnh Trong một vi mạch, công suất tiêu thụ tĩnh là công suất mà vi mạch đó tiêu thụ khi được cấp nguồn mặc dù các tín hiệu trong mạch không có sự thay đổi về mặt giá trị.
Nguyên nhân chính gây ra công suất tiêu thụ tĩnh đó là do sự xuất hiện các dòng điện rò ở các transistor. Cùng với sự phát triển của công nghệ bán dẫn thì kích thước của transistor ngày càng được thu nhỏ lại. Tuy nhiên, điều này lại làm cho dòng rò trên transistor tăng lên và đồng nghĩa với việc công suất tiêu thụ tĩnh ngày càng tăng. Đối với một cổng lô-gíc loại CMOS, có bốn nguyên nhân chính gây ra dòng điện rò trên cổng lô-gíc đó [2, 64]: • Dòng rò dưới ngưỡng (ISU B ): là dòng điện chảy từ cực máng qua cực nguồn khi transistor đó hoạt động ở vùng nghịch đảo yếu.
9 LUAN VAN CHAT LUONG download : add luanvanchat@agmail.com • Dòng rò cổng (IGAT E ): là dòng điện chạy từ cực cổng thông qua lớp oxit để đến bề mặt. Nguyên nhân gây ra dòng điện này là do hiệu ứng đường hầm và hiện tượng bơm các hạt tải (hot carrier injection) • Dòng rò máng gây ra bởi cực cổng (IGIDL ): là dòng điện chảy từ cực máng đến bề mặt do hiệu ứng trường mạnh (high field effect) ở cực máng của MOSFET khi ta áp một điện áp VGS lớn. • Dòng rò tiếp giáp (IREV ): là dòng điện gây ra bởi sự trôi của các hạt tải thiểu số tạo nên các cặp điện tử/ lỗ trống trong vùng tiếp giáp. Dòng rò dưới ngưỡng phát sinh khi cực cổng của CMOS chưa thực sự hoàn toàn đóng.
Giá trị gần đúng của dòng rò dưới ngưỡng được cho bởi công thức: VGS − VT W nVth ISU B = µCox Vth2 e (1.6) L Trong đó W và L là các kích thước của transistor, Vth là điện thế nhiệt (tính bằng công thức kT /q và bằng 25,9 mV ở nhiệt độ phòng), n là một tham số của quá trình chế tạo và có giá trị nằm trong khoảng từ 1,0 đến 2,5. Phương trình này cho thấy dòng rò dưới ngưỡng phụ thuộc vào chênh lệch điện áp VGS và VT theo hàm mũ. Vì vậy, nếu ta làm giảm điện áp nguồn VDD và VT (để giảm công suất tiêu thụ động) thì mặt khác ta lại làm tăng công suất tiêu thụ tĩnh của hệ thống theo hàm số mũ. Nguyên nhân gây ra dòng rò cổng là do hiệu ứng đường hầm ở lớp oxit cực cổng.
Với quy trình công nghệ 90nm, độ dày của lớp oxit (TOX ) này chỉ bằng kích cỡ của vài nguyên tử. Điều này làm cho hiệu ứng đường hầm càng trở nên lớn hơn ở đối với các transistor sản xuất bằng những quy trình tiểu micờrô mét. Với các quy trình công nghệ lớn hơn 90nm, dòng rò trên CMOS chủ yếu là gây bởi dòng rò dưới ngưỡng ISU B. Bắt đầu từ công nghệ 90nm trở đi, dòng rò cổng gần như bằng 1/3 dòng rò dưới ngưỡng và thậm chí có thể bằng với giá trị của dòng ISU B trong một vài trường hợp ở quy trình công nghệ 65nm.
Đối với các quy trình công nghệ nhỏ hơn, các vật liệu có hằng số điện môi cao sẽ được áp dụng vào quy trình sản xuất để nhằm giảm dòng rò cổng. Đây là cũng là phương pháp duy nhất để làm giảm dòng rò cổng trên mạch.