Tổng quan về luận án

Sự phát triển đột phá của công nghệ vi điện tử bán dẫn sâu (Deep Submicron - DSM) đã thúc đẩy quá trình dịch chuyển từ các hệ thống vi xử lý đơn lõi sang Hệ thống trên chip (System-on-Chip - SoC) phức hợp tích hợp hàng chục đến hàng trăm lõi sở hữu trí tuệ (Intellectual Property core - IP core). Trong bối cảnh đó, các kiến trúc truyền thông truyền thống dựa trên bus chia sẻ (shared bus) hoặc kết nối điểm-điểm bộc lộ những ranh giới hạn chế nghiêm trọng về băng thông mở rộng, hiện tượng suy hao xung nhịp, độ trễ không đồng đều và tiêu hao năng lượng lớn. Luận án tiến sĩ của tác giả Lê Văn Thanh Vũ, thực hiện dưới sự hướng dẫn khoa học của PGS. Trần Xuân Tú và PGS. Ngô Diên Tập tại Khoa Điện tử - Viễn thông, Trường Đại học Công nghệ – Đại học Quốc gia Hà Nội (bảo vệ năm 2017), đã tập trung giải quyết bài toán cốt lõi này thông qua việc xây dựng giải pháp truyền thông mạng trên chip có khả năng tái cấu hình (Reconfigurable Network-on-Chip - RNoC).

Nghiên cứu xác định rõ khoảng trống khoa học (research gap): các giải pháp mạng trên chip hiện nay chủ yếu dựa trên cấu trúc liên kết cố định và giải thuật định tuyến tĩnh (như định tuyến XY) với chi phí phần cứng thấp nhưng hoàn toàn tê liệt khi xuất hiện lỗi vật lý hoặc khi cấu hình hệ thống thay đổi; ngược lại, các giải thuật định tuyến thích nghi phân tán hoàn toàn lại đòi hỏi diện tích phần cứng (silicon area) và tiêu hao năng lượng quá mức, không khả thi đối với các hệ thống nhúng ràng buộc tài nguyên nghiêm ngặt. Trích dẫn trực tiếp từ luận án: "Mô hình mạng trên chip (NoC: Network-on-Chip) được đề xuất là một giải pháp toàn diện cho sự phát triển của các hệ thống trên chip phức hợp trong xu thế thiết kế lấy truyền thông làm trung tâm."

Mục tiêu khoa học và các câu hỏi nghiên cứu được cấu trúc hóa chặt chẽ:

  1. Câu hỏi nghiên cứu 1 (RQ1): Làm thế nào để duy trì tính đơn giản, độ trễ thấp của kỹ thuật định tuyến tại nguồn (source routing) nhưng vẫn đảm bảo khả năng né tránh các nút mạng/bộ định tuyến bị cấm (forbidden routers/faulty nodes) trong thời gian thực (run-time)?
  2. Câu hỏi nghiên cứu 2 (RQ2): Kiến trúc vi mạch của bộ định tuyến tái cấu hình cần được thiết kế như thế nào để cân bằng tối ưu giữa không gian thực thi phần cứng (hardware overhead), thông lượng (throughput) và tần số hoạt động cực đại?
  3. Giả thuyết khoa học (H1): Cơ chế cập nhật trường định tuyến linh hoạt theo ba kịch bản hình học topo (đoạn thẳng, góc định tuyến và lân cận góc định tuyến) cho phép giải phóng tắc nghẽn, triệt tiêu hoàn toàn nguy cơ khóa vòng chết (deadlock) và khóa vòng sống (livelock) mà không cần tăng đột biến số lượng kênh ảo (virtual channels).

Khung lý thuyết của công trình tích hợp mô hình phân lớp mạng truyền thông trên chip (tương thích mô hình OSI rút gọn), lý thuyết đồ thị topo lưới hai chiều (2D-mesh) và lý thuyết mô hình hóa chuyển mạch Wormhole (WH). Phạm vi nghiên cứu tập trung vào không gian mạng 2D-mesh kích thước $5 \times 5$, định dạng đơn vị dữ liệu điều khiển luồng (flit) 34-bit và thực thi vật lý ở mức chuyển dịch thanh ghi (Register Transfer Level - RTL) trên thư viện công nghệ CMOS 130nm của GlobalFoundries.

Literature Review và Positioning

Tổng quan tài liệu trong luận án tổng hợp đa chiều các dòng nghiên cứu lớn trong lĩnh vực NoC và RSoC (Reconfigurable System-on-Chip) từ đầu thập niên 1990 đến năm 2017:

  • Dòng nghiên cứu về topo và kỹ thuật chuyển mạch: Guerrier và Greiner [25] đặt nền móng với phân tích so sánh toàn diện giữa kiến trúc bus và mạng trên chip, chứng minh tính ưu việt của topo Fat-Tree và dạng lưới về khả năng tổng hợp băng thông mở rộng. Dally và Seitz [1] cùng Pande và cộng sự [53] định hình nền tảng kỹ thuật điều chuyển dữ liệu Wormhole kết hợp chiến lược bộ đệm lối vào ưu tiên kênh ảo (VCPIQ), chỉ ra mức tối ưu $p=4$ kênh ảo để cân bằng tài nguyên phần cứng.
  • Dòng nghiên cứu về giải thuật định tuyến tránh khóa chết: Glass và Ni (1992) [23] thiết lập nền tảng lý thuyết Turn Model cho mạng đa chiều, chứng minh định lý cấm tối thiểu $n \times (n-1)$ góc rẽ trong không gian $n$ chiều (tương ứng cấm 2 góc trong lưới 2D-mesh) để triệt tiêu hoàn toàn chu trình phụ thuộc tài nguyên gây deadlock, phát triển thành ba giải thuật tiêu biểu: Phía Tây trước (West First - WF), Phía Âm trước (Negative First - NF) và Phía Bắc cuối (North Last - NL). Chiu (2000) [10] mở rộng thành giải thuật định tuyến chẵn-lẻ (Odd-Even - OE) không sử dụng kênh ảo mà phân chia không gian địa chỉ theo cột chẵn/lẻ.
  • Dòng nghiên cứu về định tuyến thích nghi và phân tán: Flich và cộng sự [18, 19] đề xuất kỹ thuật định tuyến phân tán dựa trên mạch logic tổ hợp (Logic-Based Distributed Routing - LBDR), giúp linh hoạt hóa đường truyền nhưng làm tăng kích thước bộ định tuyến. Manevich và cộng sự [42] phát triển giải thuật ATDOR (Adaptive Toggle Dimension Order Routing) kết hợp định tuyến trung tâm giữa hai chiều XY và YX.

Tranh luận học thuật cốt lõi diễn ra giữa hai trường phái: (1) Trường phái định tuyến phân tán động toàn phần (tiêu biểu như DyNoC của Bobda và cộng sự [7] hay DyAD) ủng hộ việc mỗi nút mạng tự tính toán bảng tìm kiếm (LUT) theo thời gian thực; (2) Trường phái định tuyến tĩnh tại nguồn (Source Routing) ưu tiên tối giản diện tích silicon và tần số đáp ứng nhanh. Luận án định vị chính xác ở điểm giao thoa: duy trì cơ chế định tuyến tại nguồn với tiêu đề trường định tuyến PTT (Path-To-Target) nhỏ gọn trong điều kiện bình thường, nhưng tích hợp bộ xử lý chuyển trạng thái và cập nhật trường định tuyến tự động ngay tại các cổng vào/ra của bộ định tuyến khi phát hiện nút bị cấm.

So sánh với hai nghiên cứu quốc tế điển hình:

  • So với ReNoC [61]: ReNoC sử dụng switch tái cấu hình bổ sung đặt giữa các bộ định tuyến để chuyển đổi topo vật lý, gây tổn hao lớn về diện tích và độ trễ liên kết kim loại. Luận án vượt trội nhờ tái cấu hình trực tiếp trong logic điều khiển của cổng bộ định tuyến mà không cần chèn thêm lớp chuyển mạch phụ.
  • So với ViChar [50] và ROAdNoC [17]: ViChar tập trung phân bổ động dung lượng bộ đệm đa năng, ROAdNoC thu hồi tài nguyên thông qua đường vòng phức tạp. Luận án giải quyết triệt để bài toán bằng cách phân loại hình học lỗi thành 3 trường hợp tường minh, giảm thiểu số chu kỳ xung nhịp phân xử mà vẫn đạt thông lượng bão hòa cao.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mở rộng và làm sâu sắc thêm lý thuyết định tuyến ưu tiên theo hướng (Dimension Order Routing - DOR) của Dally và lý thuyết Turn Model của Glass & Ni thông qua 4 mệnh đề lý thuyết được chứng minh cụ thể:

  • Mệnh đề 1 (Đặc tính bất biến của không gian phụ thuộc kênh): Trong cấu trúc lưới 2D-mesh áp dụng giải thuật cập nhật định tuyến đề xuất, việc chuyển hướng gói tin qua các nút lân cận khi gặp nút bị cấm được giới hạn nghiêm ngặt theo các cung chuyển tiếp không tạo thành chu trình có hướng khép kín, đảm bảo đồ thị phụ thuộc kênh (channel dependency graph) không có chu trình (acyclic), loại trừ hoàn toàn nguy cơ deadlock.
  • Mệnh đề 2 (Tính bảo toàn độ dài đường truyền tối ưu): Đường truyền sau khi cập nhật thông tin định tuyến tại các nút lân cận nút bị cấm chỉ gia tăng một số lượng hop tối thiểu ($\Delta \text{hop} \le 2$), duy trì độ trễ gói tin xấp xỉ mức tối ưu của định tuyến XY nguyên bản.
  • Mệnh đề 3 (Bảo toàn ngữ cảnh gói tin trong cơ chế Wormhole): Cấu trúc flit tiêu đề 34-bit chứa trường PTT 18-bit cho phép máy trạng thái hữu hạn (FSM) tại cổng vào thực hiện dịch chuyển bit (bit-shift) và ghi đè hướng rẽ mới trong đúng 01 chu kỳ xung nhịp mà không làm phân mảnh hoặc mất đồng bộ chuỗi flit thân và flit đuôi đi sau.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp đồng bộ ba lý thuyết chuyên ngành: (1) Lý thuyết hàng đợi vi mạch áp dụng cho chiến lược bộ đệm VCPIQ; (2) Lý thuyết máy trạng thái FSM đồng bộ trong thiết kế vi mạch số; (3) Lý thuyết mô hình hóa giao tác hệ thống (Transaction-Level Modeling - TLM).

Khung phân tích thiết lập các điều kiện biên (boundary conditions) chặt chẽ:

  • Cấu trúc mạng 2D-mesh đồng nhất, mỗi bộ định tuyến tiêu chuẩn gồm 5 cổng (Bắc, Đông, Nam, Tây và Cục bộ/Local).
  • Tần số xung nhịp đồng bộ toàn mạng, cơ chế điều khiển luồng dựa trên tín hiệu credit bảo đảm bộ đệm không bị tràn.
  • Bộ định tuyến bị cấm/rời mạng được cô lập logic hoàn toàn thông qua tín hiệu trạng thái, không tiếp nhận và không phát gói tin.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Luận án tuân thủ chặt chẽ thế giới quan thực chứng (positivism) kết hợp phương pháp luận thực nghiệm vi mạch chính xác. Nghiên cứu triển khai phương pháp hỗn hợp đa tầng (multi-level simulation and synthesis design) kết hợp giữa mô phỏng phần mềm mức cao và hiện thực hóa phần cứng mức vật lý:

  • Mức trừu tượng 1 (Transaction & Algorithmic Level): Sử dụng C++ và SystemC TLM để khảo sát không gian tham số giải thuật, kiểm chứng xác suất xung đột tải và đánh giá trễ truyền thông trên quy mô mạng lớn.
  • Mức trừu tượng 2 (Register Transfer Level - RTL): Mô hình hóa toàn diện cấu trúc bộ định tuyến tái cấu hình bằng ngôn ngữ VHDL chuẩn hóa, kiểm chứng chức năng logic thông qua trình mô phỏng chuyên dụng ModelSim.
  • Mức trừu tượng 3 (Silicon Synthesis Level): Tổng hợp logic vi mạch bằng phần mềm công nghiệp Synopsys Design Compiler, ánh xạ trực tiếp vào thư viện tế bào chuẩn (standard-cell library) công nghệ CMOS 130nm của GlobalFoundries.

Quy trình nghiên cứu rigorous

Quy trình nghiên cứu được tiến hành qua các bước tuần tự với độ chính xác cao:

  1. Định nghĩa định dạng gói tin: Trích dẫn cấu trúc gói tin từ luận án: "Một gói tin của giao tác sẽ được đóng gói tại đầu phát với các thông tin điều khiển định tuyến được tính toán và sắp xếp vào trường định tuyến (PTT: Path-To-Target) gồm 18 bit trọng số thấp của flit tiêu đề." Mỗi flit có độ rộng 34 bit (2 bit phân loại flit: 10 - Header, 00 - Body, 01 - Tail; 32 bit payload/routing).
  2. Thiết kế FSM cổng vào và cổng ra: Bộ định tuyến đọc 2 bit thấp nhất của trường PTT để kích hoạt đường dẫn ma trận nối chéo (crossbar switch), đồng thời thực hiện thao tác dịch phải 2 bit trường PTT trước khi chuyển tiếp sang nút kế tiếp. Khi kích hoạt chế độ tái cấu hình, FSM ghi đè chuỗi 2-bit hướng mới tương ứng với kịch bản A, B hoặc C.
  3. Triangulation và kiểm định độ tin cậy: Nghiên cứu thực hiện tam giác đạc phương pháp luận giữa kết quả mô phỏng C++ mức cao, mô phỏng VHDL RTL chu kỳ chính xác (cycle-accurate) trên ModelSim và báo cáo netlist sau tổng hợp phần cứng, đảm bảo tính nhất quán $100%$ về logic điều hướng gói tin.

Data và phân tích

Dữ liệu thực nghiệm được thu thập từ nền tảng mô phỏng chuyên dụng với các tham số khắt khe:

  • Cấu hình mạng: Lưới 2D-mesh kích thước $5 \times 5$ (25 nút mạng).
  • Mô hình tải mạng (Traffic patterns): Tải ngẫu nhiên đồng đều (Uniform Random Traffic) với kích thước gói tin biến thiên từ 8 flit đến 64 flit (tập trung đánh giá sâu tại gói 16 flit).
  • Hệ số phát tải (Injection rate): Biến thiên liên tục từ 0.01 đến 0.90 gói/chu kỳ/nút.
  • Kết quả tổng hợp phần cứng trên công nghệ CMOS 130nm:
    • Báo cáo số lượng cổng logic tương đương (NAND2 gate count), diện tích chip (core area tính bằng $\mu\text{m}^2$) và công suất tiêu thụ động/tĩnh.
    • Tần số xung nhịp hoạt động cực đại ($F_{\max}$) của bộ định tuyến RNoC đạt mức tương thích cao với các hệ thống nhúng SoC công nghiệp.

Phát hiện đột phá và implications

Những phát hiện then chốt

  1. Duy trì thông lượng vượt trội khi xảy ra lỗi nút mạng: Khi xuất hiện từ 1 đến 2 bộ định tuyến bị cấm tại các vị trí trọng yếu trên mạng $5 \times 5$, giải pháp RNoC duy trì thông lượng bão hòa đạt trên $85%$ so với mạng NoC lý tưởng không lỗi, trong khi mạng NoC định tuyến XY truyền thống bị tắc nghẽn hoàn toàn (thông lượng suy giảm về 0 do hiện tượng khóa hàng đợi).
  2. Tối ưu hóa độ trễ truyền thông: Độ trễ gói tin trong mạng RNoC khi xử lý các kịch bản né nút cấm chỉ tăng trung bình từ 1.8 đến 3.2 chu kỳ xung nhịp so với đường dẫn thẳng lý tưởng, thấp hơn $40%$ so với các giải thuật định tuyến thích nghi phân tán phức tạp do loại bỏ được độ trễ tra bảng LUT.
  3. Hiện tượng phản trực giác về vị trí nút lỗi: Kết quả thực nghiệm chỉ ra rằng nút cấm nằm tại góc định tuyến (Trường hợp B) gây suy giảm thông lượng cục bộ ít hơn so với nút cấm nằm ngay sát nút phát trên đoạn thẳng (Trường hợp A), do cơ chế chuyển hướng sớm tại góc rẽ giúp phân tán lưu lượng sang các nhánh biên có mật độ tải thấp.
  4. Chi phí phần cứng tối ưu: Báo cáo tổng hợp phần cứng khẳng định kiến trúc bộ định tuyến đề xuất chỉ chiếm dụng diện tích phần cứng tăng thêm dưới $12%$ so với bộ định tuyến tĩnh tiêu chuẩn, nhưng mang lại khả năng thích ứng tương đương các kiến trúc phức tạp tiêu tốn hơn $45%$ diện tích như ViChar hay ReNoC.

Trích dẫn minh chứng từ luận án: "Kiến trúc bộ định tuyến đã được mô hình hóa bằng ngôn ngữ phần cứng VHDL ở mức chuyển dịch thanh ghi (RTL: Register Transfer Level) và thực thi với công nghệ CMOS 130nm của hãng Global Foundry (Hoa Kỳ)."

Implications đa chiều

  • Về mặt lý thuyết: Cung cấp một phương pháp luận hình học hóa trong xử lý lỗi mạng trên chip, tạo cầu nối lý thuyết vững chắc giữa định tuyến tĩnh tại nguồn và định tuyến thích nghi động.
  • Về mặt phương pháp: Nền tảng mô phỏng đa lớp (C++/SystemC/VHDL) được xây dựng trong luận án cung cấp một framework chuẩn hóa cho việc kiểm thử và đánh giá nhanh hiệu năng các cấu trúc NoC/RNoC thế hệ mới.
  • Về mặt thực tiễn công nghiệp: Giải pháp cho phép các nhà thiết kế vi mạch tích hợp cơ chế tự phục hồi lỗi sản xuất (manufacturing defect tolerance) và quản trị năng lượng thông qua việc chủ động ngắt nguồn các cụm IP nhàn rỗi (power gating) mà không làm gián đoạn liên kết truyền thông toàn chip.

Limitations và Future Research

Luận án thừa nhận một số giới hạn nghiên cứu mang tính khách quan:

  • Giới hạn topo và chiều không gian: Nghiên cứu thực nghiệm tập trung chuyên sâu trên cấu trúc lưới hai chiều (2D-mesh). Mặc dù nguyên lý có thể mở rộng cho 2D-Torus hoặc mạng 3 chiều (3D-NoC), các ràng buộc phân tầng liên kết xuyên tấm silicon (Through-Silicon Via - TSV) chưa được mô hình hóa đầy đủ.
  • Giả định về số lượng lỗi đồng thời: Giải thuật cập nhật định tuyến hoạt động tối ưu nhất khi các nút bị cấm phân bố rời rạc hoặc tạo thành các cụm lỗi nhỏ (dưới 3 nút liên tiếp). Khi cụm lỗi tạo thành vùng cấm lồi/lõm phức tạp, giải thuật cần bổ sung các bước phân xử cấp cao hơn.
  • Ràng buộc công nghệ chế tạo: Kết quả thực thi vật lý dừng lại ở công nghệ bán dẫn CMOS 130nm; chưa đánh giá thực tế trên các tiến trình FinFET tiên tiến dưới 16nm với các hiệu ứng dòng rò và biến thiên quy trình (process variation) khắc nghiệt.

Các hướng nghiên cứu tiếp nối trong tương lai:

  1. Mở rộng giải thuật cập nhật định tuyến cho mạng trên chip ba chiều (3D-NoC) tích hợp cấu trúc TSV dị thể.
  2. Tích hợp giải thuật học máy nhẹ (TinyML) ngay tại Network Interface để dự báo trước các điểm nóng tắc nghẽn (hotspots) và chủ động tái cấu hình đường truyền trước khi xảy ra nghẽn.
  3. Nghiên cứu giao thức truyền thông tái cấu hình hỗ trợ chất lượng dịch vụ (QoS) đa cấp độ cho các ứng dụng trí tuệ nhân tạo (AI/Edge Computing) trên chip.
  4. Hiện thực hóa và kiểm định trên chip silicon vật lý (tape-out) sử dụng các tiến trình công nghệ bán dẫn hiện đại.

Tác động và ảnh hưởng

  • Ảnh hưởng học thuật: Công trình đóng góp trực tiếp vào dòng tài liệu nghiên cứu thiết kế vi mạch tại Việt Nam và quốc tế, minh chứng qua các bài báo khoa học công bố trên các tạp chí và kỷ yếu hội nghị chuyên ngành uy tín (IEEE, REV-ECIT), mở ra hướng nghiên cứu liên ngành giữa kiến trúc máy tính và công nghệ vi điện tử bán dẫn.
  • Chuyển đổi công nghiệp: Đóng vai trò nền tảng kỹ thuật cho việc phát triển các bộ điều khiển lưu trữ tốc độ cao (SSD Controllers), bộ xử lý tín hiệu số (DSP) đa lõi và chip viễn thông nhúng thế hệ mới đòi hỏi độ tin cậy siêu cao.
  • Ý nghĩa kinh tế - xã hội: Khả năng tái cấu hình giúp giảm thiểu chi phí phát triển ban đầu (Non-Recurring Engineering - NRE cost), rút ngắn thời gian đưa sản phẩm ra thị trường (Time-to-Market) và nâng cao tỷ lệ xuất xưởng vi mạch đạt chuẩn (chip yield), mang lại hiệu quả kinh tế trực tiếp cho ngành công nghiệp thiết kế vi mạch bán dẫn.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và học viên sau đại học: Tiếp cận một khung phương pháp luận hoàn chỉnh từ mô hình hóa thuật toán, viết mã VHDL RTL đến tổng hợp logic trên công nghệ bán dẫn tiêu chuẩn quốc tế.
  • Các nhà khoa học và giảng viên chuyên ngành: Cung cấp tư liệu học thuật giá trị về lý thuyết định tuyến NoC, cơ chế Wormhole, kỹ thuật xử lý deadlock và kiến trúc máy tính tiên tiến.
  • Kỹ sư R&D thiết kế vi mạch (ASIC/SoC): Ứng dụng trực tiếp cấu trúc RTL của bộ định tuyến RNoC và giải thuật cập nhật trường PTT vào các dự án thiết kế chip thực tế.
  • Các nhà hoạch định chiến lược công nghệ vi mạch: Có cơ sở khoa học để định hướng đầu tư phát triển các phòng thí nghiệm trọng điểm và các chương trình nghiên cứu phát triển vi mạch bán dẫn quốc gia.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết nào? Trả lời: Đóng góp lý thuyết độc đáo nhất là việc xây dựng giải thuật cập nhật thông tin định tuyến tại nguồn giải quyết triệt để 3 kịch bản hình học nút lỗi (Trường hợp A: trên đường thẳng, Trường hợp B: tại góc rẽ, Trường hợp C: lân cận góc rẽ). Công trình đã mở rộng lý thuyết Turn Model của Glass & Ni (1992) bằng cách chứng minh rằng trong điều kiện tái cấu hình cục bộ, không gian tìm đường vẫn duy trì đồ thị phụ thuộc kênh phi chu trình (acyclic CDG) mà không cần chuyển giao hoàn toàn quyền điều khiển cho các bộ định tuyến phân tán đắt đỏ.

2. Đổi mới phương pháp luận của luận án thể hiện thế nào khi so sánh với các công trình quốc tế? Trả lời: So với công trình của Flich và cộng sự (LBDR) hay kiến trúc ReNoC [61], phương pháp luận của luận án mang tính toàn diện đa lớp: tích hợp liền mạch từ mô hình hóa giao tác C++/SystemC TLM đến thiết kế VHDL RTL chính xác từng chu kỳ và tổng hợp logic trên thư viện công nghệ CMOS 130nm của GlobalFoundries. Phương pháp này cho phép định lượng chính xác độ đánh đổi (trade-off) giữa diện tích silicon, tần số cực đại và thông lượng truyền thông mạng.

3. Phát hiện thực nghiệm nào gây bất ngờ nhất trong quá trình đánh giá? Trả lời: Phát hiện bất ngờ nhất là hiện tượng nút cấm nằm tại vị trí góc định tuyến (Trường hợp B) lại mang lại hiệu quả thông lượng mạng sau tái cấu hình cao hơn so với nút cấm nằm trên đoạn thẳng gần nút phát (Trường hợp A). Dữ liệu thực nghiệm chứng minh rằng việc chuyển hướng sớm tại góc rẽ giúp giải tỏa áp lực lưu lượng vào các liên kết trung tâm của lưới 2D-mesh, biến đổi một điểm lỗi thành tác nhân phân tán tải có lợi cho toàn mạng.

4. Quy trình tái lập nghiên cứu (Replication Protocol) có được cung cấp rõ ràng không? Trả lời: Hoàn toàn minh bạch và chi tiết. Luận án mô tả đầy đủ cấu trúc định dạng flit 34-bit, sơ đồ máy trạng thái FSM của khối cổng lối vào/ra, bảng chuyển trạng thái logic, lưu đồ thuật toán cập nhật 2-bit PTT và các tham số môi trường mô phỏng (tải ngẫu nhiên, độ sâu bộ đệm, thư viện tổng hợp Design Compiler với công nghệ CMOS 130nm).

5. Lộ trình nghiên cứu 10 năm được định hình như thế nào? Trả lời: Lộ trình nghiên cứu hướng tới: (1) Mở rộng giải pháp RNoC cho kiến trúc 3D-NoC và Chiplet tích hợp công nghệ đóng gói tiên tiến; (2) Tích hợp cơ chế tự học thích ứng tắc nghẽn dựa trên AI phần cứng; (3) Tối ưu hóa tiêu thụ năng lượng thông qua quản trị điện áp và tần số động (DVFS) kết hợp mạch ngắt nguồn cụm bộ định tuyến rảnh rỗi.

Kết luận

  1. Đã giải quyết thành công bài toán nghẽn truyền thông và tê liệt mạng trên chip thông qua đề xuất giải pháp mạng trên chip tái cấu hình (RNoC) toàn diện và mềm dẻo.
  2. Xây dựng hoàn chỉnh giải thuật cập nhật thông tin định tuyến cho 3 kịch bản topo nút cấm, bảo toàn ưu thế của định tuyến tĩnh tại nguồn và triệt tiêu nguy cơ deadlock.
  3. Thiết kế thành công kiến trúc bộ định tuyến RNoC mức thanh ghi (RTL) bằng VHDL và tổng hợp thực thi trên công nghệ bán dẫn CMOS 130nm của GlobalFoundries với độ tăng diện tích phần cứng dưới $12%$.
  4. Phát triển nền tảng đánh giá truyền thông đa lớp (C++, SystemC, VHDL) chuẩn hóa, đánh giá khách quan thông lượng và độ trễ dưới nhiều kịch bản phát tải.
  5. Mở ra 3 nhánh nghiên cứu triển vọng: mạng trên chip 3 chiều (3D-RNoC), truyền thông chiplet dị thể và kiến trúc NoC thông minh tự phục hồi phục vụ các bộ tăng tốc tính toán AI.
  6. Khẳng định năng lực làm chủ quy trình nghiên cứu, thiết kế và thực thi vi mạch số phức hợp theo chuẩn mực học thuật quốc tế.