Tổng quan nghiên cứu

Trong kỷ nguyên phát triển của kỹ thuật vi xử lý, các hệ thống máy tính truyền thống sử dụng đơn CPU đối mặt với giới hạn nghiêm ngặt về tốc độ xử lý khi phải giải quyết các bài toán phân tán quy mô lớn. Điển hình trong thực tế, các ứng dụng quan trắc khí tượng thu thập thông tin từ hơn 1000 trạm đo với tần suất 24 lần mỗi ngày đòi hỏi khối lượng tính toán lặp lại đồng nhất trên các tập dữ liệu độc lập. Khi đó, kiến trúc đơn vi xử lý tuần tự bộc lộ rõ tình trạng nghẽn cổ chai và không thể đáp ứng yêu cầu xử lý thời gian thực. Xuất phát từ nhu cầu thực tiễn đó, đề tài tập trung giải quyết bài toán thiết kế và thi công hệ xử lý song song gồm 2 vi xử lý Z80 tương tác linh hoạt.

Mục tiêu cụ thể của công trình là nghiên cứu sâu cơ chế điều khiển đường truyền dữ liệu, thiết kế hoàn chỉnh bo mạch phần cứng cho 2 khối vi xử lý Z80 độc lập và xây dựng chương trình hệ thống điều khiển chế độ đa xử lý Master-Slave có khả năng hoán vị vai trò qua lại. Phạm vi nghiên cứu được triển khai thực nghiệm toàn diện tại Khoa Kỹ thuật Điện - Điện tử thuộc Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh trong giai đoạn từ tháng 3 năm 2000 đến tháng 3 năm 2002. Kết quả nghiên cứu mang ý nghĩa học thuật và ứng dụng to lớn khi tối ưu hóa việc phân chia tài nguyên bus dữ liệu, giảm thiểu thời gian chiếm giữ bus xuống dưới 3 chu kỳ xung clock và nâng cao hiệu suất xử lý tác vụ đồng thời lên hơn 85% so với cấu hình xử lý đơn lẻ.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng dựa trên 2 nền tảng lý thuyết cốt lõi gồm: Lý thuyết kiến trúc máy tính đa xử lý bộ nhớ chia sẻ và Lý thuyết trọng tài bus vi xử lý. Mô hình nghiên cứu tổng thể là cấu trúc 2 bộ vi xử lý độc lập có khả năng truy xuất không gian bộ nhớ phân đoạn và chia sẻ tài nguyên phần cứng qua hệ thống bus chung.

Các khái niệm chuyên ngành nền tảng được áp dụng chặt chẽ trong công trình bao gồm:

  1. Cơ chế nhượng bus vi xử lý thông qua việc điều khiển các chân tín hiệu yêu cầu bus và xác nhận nhượng bus.
  2. Cơ chế điều khiển cưỡng bức bằng ngắt không che được nhằm chuyển hướng thực thi mã lệnh tức thì tại các địa chỉ bộ nhớ tùy ý.
  3. Kỹ thuật giải mã địa chỉ phân vùng nhằm triệt tiêu hoàn toàn hiện tượng xung đột tài nguyên giữa hai khối vi xử lý.
  4. Đệm bus hai chiều đồng bộ sử dụng các vi mạch logic chuyển mạch tốc độ cao.

Phương pháp nghiên cứu

Nguồn dữ liệu thực nghiệm được thu thập trực tiếp thông qua quá trình đo đạc tín hiệu logic trên phần cứng 2 kit vi xử lý Z80 kết hợp 3 vi mạch RAM 6264 dung lượng 24 KB và 2 vi mạch EPROM 2764. Cỡ mẫu thực nghiệm bao gồm 100 chu kỳ thực thi chuỗi lệnh song song và 50 lượt kiểm tra quy trình hoán vị vai trò chủ tớ trong các kịch bản tải ngẫu nhiên. Phương pháp chọn mẫu là chọn mẫu phân tầng theo 3 trạng thái vận hành: hoạt động độc lập, truy xuất chéo bộ nhớ và ngắt cưỡng bức hệ thống.

Lý do lựa chọn phương pháp phân tích thực nghiệm kết hợp phân tích giản đồ thời gian là nhằm kiểm chứng chính xác độ trễ xung clock, đảm bảo tính toàn vẹn dữ liệu trên bus và triệt tiêu xung đột bus ở mức phần cứng. Timeline nghiên cứu được thực hiện tuần tự qua 4 giai đoạn trong 24 tháng: thiết kế sơ đồ logic, tính toán thông số linh kiện bán dẫn, chế tạo mạch in thực tế và lập trình mã máy kiểm thử với 5 bài thí nghiệm chuyên sâu.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình kiểm nghiệm thực tế trên phần cứng hoàn chỉnh đã mang lại những kết quả đo lường cụ thể:

  1. Độ chính xác chuyển mạch bus đạt 100%: Mạch logic điều khiển bus phân xử thành công quyền truy cập giữa 2 CPU Z80 mà không xảy ra bất kỳ xung đột bus nào trong suốt 100 chu kỳ thử nghiệm liên tục.
  2. Tối ưu hóa thời gian nhượng bus: Thời gian đáp ứng tín hiệu xác nhận nhượng bus chỉ mất đúng 3 chu kỳ xung clock, tương đương khoảng 0,75 micro giây ở tần số hoạt động 4 MHz, giúp tốc độ phản hồi nhanh hơn 40% so với phương thức giao tiếp nối tiếp thông thường.
  3. Phân định không gian nhớ hoàn chỉnh: Phân vùng bộ nhớ 24 KB RAM được chia tách rành mạch, trong đó vi xử lý thứ nhất quản lý vùng địa chỉ từ 4000H đến 9FFFH và vi xử lý thứ hai quản lý từ A000H đến FFFFH, đảm bảo hiệu suất truy xuất chéo bộ nhớ đạt độ ổn định 99,5%.
  4. Độ bền nguồn dự phòng và hiển thị: Hệ thống mạch nguồn tự động sử dụng pin 3,6V dung lượng 60 mAh duy trì an toàn dữ liệu bộ nhớ trong hơn 72 giờ khi mất nguồn chính; module hiển thị 6 LED 7 đoạn quét bằng vi mạch 8279 đạt tần số nhấp nháy ổn định chuẩn xác 1 Hz.

Thảo luận kết quả

Thành công của hệ thống bắt nguồn từ việc kết hợp tối ưu giữa phần cứng giải mã logic 74LS138, cổng đệm hai chiều 74LS245 và các thanh ghi chốt 74HC573. Khi vi xử lý chủ yêu cầu quyền kiểm soát, tín hiệu điều khiển sẽ khóa cổng kích hoạt của bộ giải mã trên vi xử lý tớ, đồng thời mở thông đường đệm dữ liệu 8-bit và địa chỉ 16-bit.

Dữ liệu kiểm thử phần cứng có thể được biểu diễn trực quan qua biểu đồ phân bổ thời gian thực thi lệnh và bảng ma trận trạng thái logic chân tín hiệu điều khiển. So với các hệ thống đơn vi xử lý cùng thời, kiến trúc này tăng gấp đôi năng lực tính toán phân tán. So với các nghiên cứu vi điều khiển đa xử lý khác, giải pháp này vượt trội về khả năng hoán đổi vai trò bình đẳng giữa hai khối xử lý mà không cần thêm bộ vi điều phối trung tâm đắt tiền.

Đề xuất và khuyến nghị

Dựa trên kết quả nghiên cứu và thử nghiệm thực tế, 4 giải pháp trọng tâm được đề xuất nhằm nâng cấp và ứng dụng hệ thống:

  1. Nâng cấp cấu trúc vi xử lý: Thay thế dòng chip 8-bit Z80 bằng các dòng vi điều khiển 32-bit hiệu năng cao nhằm nâng xung nhịp từ 4 MHz lên 100 MHz, tăng tốc độ tính toán lên hơn 2000% trong thời hạn 6 tháng do Nhóm nghiên cứu phần cứng thực hiện.
  2. Tích hợp bộ nhớ RAM hai cổng: Chuyển đổi từ cơ chế đệm bus chia sẻ thời gian sang cấu trúc RAM cổng kép chuyên dụng nhằm giảm thời gian chờ đợi truy xuất bộ nhớ từ 3 chu kỳ clock về 0 chu kỳ clock trong vòng 12 tháng do Bộ môn Kỹ thuật Máy tính chủ trì.
  3. Mở rộng giao thức truyền thông mạng: Tích hợp chuẩn giao tiếp CAN Bus hoặc mạng RS485 công nghiệp thông qua cổng ghép nối 8255A để mở rộng mạng lưới từ 2 nút xử lý lên 16 nút xử lý song song trong vòng 9 tháng do Đội ngũ kỹ sư hệ thống nhúng đảm trách.
  4. Chuẩn hóa giáo trình thực hành: Hoàn thiện tài liệu hướng dẫn và bộ 5 bài thí nghiệm vi xử lý song song phục vụ đào tạo thực hành cho hơn 500 sinh viên chuyên ngành Điện tử - Viễn thông hàng năm, hoàn thành trong vòng 3 tháng bởi Hội đồng học thuật nhà trường.

Đối tượng nên tham khảo luận văn

Công trình nghiên cứu cung cấp giá trị học thuật và ứng dụng thực tiễn cho 4 nhóm đối tượng cụ thể:

  1. Sinh viên và học viên cao học ngành Kỹ thuật Điện tử, Máy tính: Nắm vững cấu trúc phần cứng Z80, cơ chế quản lý bus và lập trình hợp ngữ mã máy; ứng dụng trực tiếp trong thực hiện đồ án tốt nghiệp và các dự án thiết kế bo mạch vi xử lý.
  2. Kỹ sư thiết kế hệ thống nhúng và phần cứng công nghiệp: Tiếp cận phương pháp thiết kế phân xử tín hiệu logic không xung đột; ứng dụng để phát triển các hệ thống điều khiển tự động nhiều CPU và các trạm thu thập dữ liệu đa kênh.
  3. Giảng viên và nhà nghiên cứu công nghệ vi xử lý: Sử dụng toàn bộ sơ đồ nguyên lý phần cứng và lưu đồ thuật toán chương trình làm tài liệu giảng dạy học phần Kiến trúc máy tính và Hệ vi xử lý.
  4. Doanh nghiệp sản xuất và bảo trì thiết bị tự động hóa: Vận dụng cơ chế ghép nối kinh tế để phục hồi, cải tiến hoặc thiết kế mới các bộ điều khiển máy công nghiệp sử dụng vi xử lý chuyên dụng với chi phí tối ưu.

Câu hỏi thường gặp

  1. Hệ thống giải quyết hiện tượng xung đột đường truyền bus giữa 2 vi xử lý như thế nào? Hệ thống sử dụng mạch logic điều khiển bus kết hợp các chân tín hiệu yêu cầu và chấp thuận nhượng bus. Khi vi xử lý thứ nhất gửi tín hiệu yêu cầu, vi xử lý thứ hai sẽ lập tức trả bus về trạng thái trở kháng cao trong vòng 3 chu kỳ clock. Mạch điều khiển sẽ khóa chân giải mã của CPU tớ và mở cổng đệm hai chiều 74LS245, triệt tiêu 100% nguy cơ trùng lặp tín hiệu.

  2. Tại sao luận văn sử dụng ngắt không che được thay vì ngắt thông thường để khống chế hoạt động? Ngắt không che được có mức ưu tiên cao nhất trong cấu trúc Z80 và không thể bị vô hiệu hóa bởi phần mềm. Khi nhận tín hiệu kích hoạt mức thấp, vi xử lý bị khống chế sẽ lập tức tạm dừng tác vụ hiện tại và chuyển hướng thực thi về địa chỉ cố định 4500H hoặc A500H, giúp hệ thống chiếm quyền điều khiển tuyệt đối trong các tình huống khẩn cấp.

  3. Cơ chế tự động bảo vệ dữ liệu bộ nhớ RAM khi xảy ra sự cố mất điện hoạt động ra sao? Mạch nguồn dự phòng tích hợp pin 3,6V dung lượng 60 mAh cùng transistor chuyển mạch A564. Khi nguồn chính 5V sụt giảm, hệ thống tự động ngắt kết nối tải phụ và đưa 3 IC RAM 6264 dung lượng 24 KB vào chế độ chờ tiêu thụ dòng điện cực thấp dưới 10 microampe, bảo lưu an toàn dữ liệu liên tục trong hơn 72 giờ.

  4. Việc phân bổ không gian địa chỉ bộ nhớ được thiết kế như thế nào để tránh chồng lấn? Toàn bộ không gian nhớ 64 KB được phân chia ranh giới rõ ràng thông qua vi mạch giải mã 74LS138. Khối xử lý thứ nhất sở hữu vùng nhớ riêng từ 4000H đến 9FFFH, trong khi khối xử lý thứ hai quản lý độc lập vùng nhớ từ A000H đến FFFFH. Cấu trúc này cho phép cả 2 vi xử lý đọc ghi dữ liệu chéo mà không bao giờ xảy ra lỗi ghi đè dữ liệu.

  5. Bộ vi mạch ngoại vi 8279 và 8255A đóng vai trò gì trong cấu trúc phần cứng của hệ thống? Vi mạch 8279 đảm nhận nhiệm vụ tự động quét ma trận 16 phím bấm và điều khiển hiển thị 6 LED 7 đoạn, giải phóng hoàn toàn thời gian tính toán cho CPU. Song song đó, vi mạch giao tiếp ngoại vi 8255A cung cấp 24 đường vào ra lập trình được, phục vụ kết nối mở rộng với các thiết bị công nghiệp bên ngoài một cách linh hoạt.

Kết luận

  • Thiết kế và chế tạo thành công phần cứng hoàn chỉnh cho hệ thống 2 vi xử lý Z80 hoạt động song song theo cấu trúc Master-Slave linh hoạt.
  • Triển khai mạch logic phân xử bus tốc độ cao, triệt tiêu 100% xung đột dữ liệu với thời gian chuyển mạch tối ưu chỉ 3 chu kỳ xung clock.
  • Hoàn thiện cấu trúc phân vùng 24 KB bộ nhớ RAM cùng hệ thống nguồn pin dự phòng duy trì dữ liệu an toàn trên 72 giờ.
  • Xây dựng trọn bộ chương trình điều khiển hệ thống và giao diện hiển thị 6 LED 7 đoạn vận hành mượt mà với độ trễ phản hồi dưới 1 micro giây.
  • Biên soạn thành công bộ 5 bài thí nghiệm thực hành chuẩn mực, phục vụ đắc lực cho công tác đào tạo và nghiên cứu kỹ thuật vi xử lý.

Đóng góp lớn nhất của công trình là cung cấp giải pháp phần cứng kinh tế, giải quyết triệt để bài toán đồng bộ hóa và chia sẻ tài nguyên trong hệ thống xử lý song song. Kế hoạch tiếp theo là mở rộng kiến trúc sang nền tảng vi điều khiển 32-bit trong vòng 12 tháng tới. Hãy tải về và tham khảo toàn văn luận văn để áp dụng ngay những giải pháp thiết kế tối ưu này vào các dự án phần cứng và hệ thống nhúng của bạn!