Thiết Kế Bộ Lọc Phần Tử Particle Filtering Để Xử Lý Tín Hiệu Trên Công Nghệ FPGA

Tài liệu nghiên cứu Hcmute thiết kế bộ lọc phần tử particle filtering xử lý tín hiệu trên nền công nghệ fpga, tổng hợp lý thuyết và thực hành, cung cấp kiến thức chuyên sâu về kỹ

• Tác giả: Trần Thị Hoàng Oanh
• Người hướng dẫn: PGS. TS Lê Tiến Thường
• Trường học: Trường Đại Học Sư Phạm Kỹ Thuật Thành Phố Hồ Chí Minh
• Chuyên ngành: Kỹ Thuật Điện Tử
• Đề tài: Thiết Kế Bộ Lọc Phần Tử (Particle Filtering) Xử Lý Tín Hiệu Trên Nền Công Nghệ FPGA
• Loại tài liệu: luận văn thạc sĩ
• Năm xuất bản: 2014
• Địa điểm: Tp. Hồ Chí Minh

Mục lục chi tiết

• LỜI CAM ĐOAN
• CẢM TẠ
• TÓM TẮT
• ABSTRACT
• 1. CHƯƠNG 1: TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ
• 1.1. Tổng quan Lọc là bài toán đóng vai trò quan trọng trong lĩnh vực xử lí tín hiệu
• 1.2. Mục đích đề tài
• 1.3. Nhiệm vụ đề tài và giới hạn đề tài
• 1.4. Phương pháp nghiên cứu
• 1.5. Kế hoạch thực hiện
• 2. CHƯƠNG 2: CƠ SỞ LÝ THUYẾT BỘ LỌC PHẦN TỬ
• 2.1. Mô hình Markov ẩn
• 2.2. Ước lượng đệ quy Bayes
• 2.3. Bộ lọc Kalman
• 2.4. Bộ lọc phần tử
• 2.4.1. Nền tảng toán học
• 2.4.2. Phương pháp Monte Carlo
• 2.4.3. Phương pháp lấy mẫu quan trọng tuần tự
• 2.4.4. Vấn đề thoái hóa mẫu
• 2.4.5. Lựa chọn tốt hàm mật độ quan trọng
• 2.4.7. Thuật toán bộ lọc phần tử
• 2.5. Tiêu chuẩn Root-mean-square error (RMSE)
• 2.6. Giới thiệu công nghệ FPGA
• 2.6.1. Công nghệ CPLD
• 2.6.2. Công nghệ FPGA
• 2.6.3. Ngôn ngữ mô tả phần cứng VHDL
• 2.6.4. Quá trình cài đặt chương trình trên FPGA
• 2.6.5. Khảo sát Kit Virtex-II Pro và gói công cụ Xilinx
• 2.6.5.1. Kit Virtex-II Pro xc2vp30
• 2.6.5.2. Tổng quan về kit Virtex-II Pro
• 2.6.5.3. FPGA kit Virtex-II Pro
• 2.6.5.4. Cấu hình nguồn cung cấp
• 2.6.5.5. Các nguồn cung cấp và phân phối xung clock
• 2.6.5.6. Khối truyền nhận dữ liệu Multi-Gigabit
• 2.6.5.7. Hệ thống RAM
• 2.6.5.8. Hệ thống điều khiển ACE Compact Flash
• 2.6.5.9. Giao tiếp Fast Ethernet
• 2.6.5.10. Các cổng nối tiếp
• 2.6.5.11. Cách dùng Led, Công tắc, và các nút nhấn
• 2.6.5.12. Cổng kết nối mở rộng
• 2.6.5.13. AC97 Audio CODEC
• 2.6.5.14. CPU Trace và cổng Debug
• 2.6.5.15. Giao tiếp chương trình cổng USB2
• 2.6.6. Gói công cụ Xilinx hỗ trợ Matlab
• 2.6.6.1. Xilinx Accel DSP 10.2
• 2.6.6.2. Xilinx System Generator 10
• 3. CHƯƠNG 3: THIẾT KẾ VÀ MÔ PHỎNG BỘ LỌC PHẦN TỬ TRÊN KIT VIRTEX-II PRO XC2VP30-7FF896
• 3.1. Mô hình không gian trạng thái
• 3.2. Thiết kế bộ lọc phần tử trên kit Virtex-II Pro
• 3.3. Mô phỏng bộ lọc phần tử ước lượng trạng thái các hệ thống giả lập trên Matlab và FPGA
• 3.3.1. Giao diện chính
• 3.3.2. Giao diện thiết kế bộ lọc phần tử ước lượng trạng thái các mô hình giả lập
• 3.3.3. Mô hình giả lập 1
• 3.3.3.1. Hệ thống các khối bộ lọc phần tử ước lượng trạng thái của mô hình giả lập 1
• 3.3.3.2. Mô phỏng bộ lọc phần tử trên Matlab và FPGA của mô hình 1
• 3.3.4. Mô hình giả lập 2
• 3.3.4.1. Hệ thống các khối bộ lọc phần tử ước lượng trạng thái của mô hình giả lập 2
• 3.3.4.2. Mô phỏng bộ lọc phần tử trên Matlab và FPGA của mô hình 2
• 4. CHƯƠNG 4: ĐÁNH GIÁ KẾT QUẢ VÀ HƯỚNG PHÁT TRIỂN ĐỀ TÀI
• 4.1. Đánh giá kết quả
• 4.3. Hướng phát triển đề tài
• TÀI LIỆU THAM KHẢO
• PHỤ LỤC

Tóm tắt

I. Giới thiệu về Bộ lọc Phần tử và Ứng dụng trên FPGA

Luận văn tập trung vào thiết kế bộ lọc phần tử (particle filtering), một kỹ thuật ước lượng trạng thái hiệu quả cho các hệ thống phi tuyến. Particle filtering được lựa chọn do khả năng xử lý các hệ thống phức tạp, có nhiễu. Khác biệt với các phương pháp truyền thống như bộ lọc Kalman, particle filtering không đặt ra giả định về tính tuyến tính của hệ thống. Việc triển khai trên FPGA nhằm tận dụng khả năng xử lý song song và thời gian thực của nền tảng này, dẫn đến giải pháp xử lý tín hiệu hiệu quả. FPGA, với cấu trúc lập trình lại được, phù hợp với các thuật toán phức tạp như particle filtering, cho phép tối ưu hóa hiệu suất và linh hoạt trong ứng dụng.

1.1 Thuật toán Particle Filtering

Luận văn sử dụng thuật toán Sampling Importance Resampling (SIR), một biến thể phổ biến của particle filtering. Thuật toán SIR bao gồm các bước: khởi tạo hạt, đề xuất hạt, cập nhật trọng số, chuẩn hóa trọng số, và tái chọn mẫu. Việc lựa chọn hàm mật độ quan trọng phù hợp ảnh hưởng đến hiệu quả của thuật toán. Phương pháp Monte Carlo được sử dụng để xấp xỉ các tích phân phức tạp trong quá trình ước lượng. Vấn đề thoái hóa mẫu là một thách thức trong particle filtering, được giải quyết bằng kỹ thuật tái chọn mẫu. Thuật toán tối ưu được thiết kế để giảm thiểu hiện tượng này, đảm bảo độ chính xác của ước lượng. Lý thuyết xác suất và thống kê đóng vai trò nền tảng trong việc hiểu và triển khai thuật toán particle filtering. Luận văn phân tích kỹ lưỡng các bước trong thuật toán SIR, nhấn mạnh vào việc lựa chọn tham số và tối ưu hóa hiệu suất.

1.2 Triển khai trên FPGA và tối ưu hóa

Luận văn đề cập đến việc triển khai FPGA sử dụng ngôn ngữ VHDL hoặc Verilog. Thiết kế FPGA được thực hiện trên nền tảng Xilinx Virtex-II Pro, một trong những kiến trúc FPGA phổ biến. Mô phỏng FPGA được thực hiện để kiểm tra và hiệu chỉnh thiết kế trước khi tổng hợp lên phần cứng. Quá trình cài đặt chương trình trên FPGA được mô tả chi tiết, bao gồm quá trình tổng hợp, lập trình và kiểm thử. Tối ưu hóa FPGA tập trung vào việc giảm thời gian thực thi và sử dụng tài nguyên phần cứng. Giải pháp xử lý tín hiệu hiệu quả được đạt được bằng cách tận dụng khả năng song song của FPGA. Việc lựa chọn cấu trúc và tối ưu hóa FPGA là then chốt để đạt được hiệu năng cao trong xử lý tín hiệu thời gian thực. Mô hình hóa và phân tích dữ liệu đóng vai trò quan trọng trong quá trình đánh giá hiệu quả của giải pháp.

II. So sánh với Bộ lọc Kalman và Đánh giá Hiệu quả

Luận văn so sánh particle filtering với bộ lọc Kalman, một kỹ thuật ước lượng trạng thái tuyến tính phổ biến. So sánh bộ lọc phần tử và bộ lọc Kalman cho thấy particle filtering có ưu điểm trong việc xử lý các hệ thống phi tuyến, trong khi bộ lọc Kalman chỉ hiệu quả với hệ thống tuyến tính. Bộ lọc Kalman đơn giản hơn về mặt tính toán, nhưng độ chính xác bị hạn chế khi áp dụng cho hệ thống phi tuyến. Particle filtering phức tạp hơn, nhưng có độ chính xác cao hơn. Tiêu chuẩn RMSE (Root Mean Square Error) được sử dụng để đánh giá hiệu quả của cả hai phương pháp. Luận văn trình bày kết quả so sánh bộ lọc phần tử và bộ lọc Kalman dựa trên các chỉ số RMSE, cho thấy sự vượt trội của particle filtering trong trường hợp hệ thống phi tuyến. Hiệu quả tính toán cũng được phân tích, cho thấy sự cân bằng giữa độ phức tạp và hiệu quả của particle filtering trên FPGA.

2.1 Đánh giá hiệu quả của Particle Filtering

Hiệu quả của particle filtering được đánh giá thông qua các chỉ số chất lượng như RMSE. Luận văn trình bày kết quả mô phỏng trên Matlab và FPGA, cho thấy ảnh hưởng của số lượng hạt, mức độ nhiễu đến độ chính xác của ước lượng. Giảm nhiễu là một trong những mục tiêu quan trọng của xử lý tín hiệu. Tăng cường tín hiệu cũng được cải thiện nhờ particle filtering. Phân tích tín hiệu giúp đánh giá chất lượng của giải pháp. Phần mềm Matlab được sử dụng để mô phỏng và phân tích kết quả. Phân tích dữ liệu cho thấy mối quan hệ giữa các tham số và hiệu quả của particle filtering. Giải pháp hiệu quả đạt được nhờ sự kết hợp giữa thuật toán particle filtering và khả năng xử lý song song của FPGA.

2.2 Ứng dụng thực tế của Particle Filtering trên FPGA

Ứng dụng FPGA trong xử lý tín hiệu thời gian thực rất rộng. Luận văn đề cập đến các ứng dụng tiềm năng của particle filtering trên FPGA, ví dụ như xử lý âm thanh, xử lý ảnh, điều khiển robot, dự báo thời tiết, và xử lý video. Ứng dụng thực tế của particle filtering phụ thuộc vào khả năng xử lý dữ liệu lớn và thời gian thực. FPGA cung cấp nền tảng mạnh mẽ cho các ứng dụng này. Hệ thống nhúng là một lĩnh vực ứng dụng quan trọng. Thiết kế hệ thống nhúng sử dụng FPGA kết hợp với particle filtering tạo ra các giải pháp hiệu quả và mạnh mẽ. Học máy và mô hình hóa cũng có thể được tích hợp vào hệ thống để nâng cao hiệu quả.

III. Kết luận và Hướng phát triển

Luận văn đã thành công trong việc thiết kế bộ lọc phần tử (particle filtering) và triển khai trên FPGA. Giải pháp xử lý tín hiệu hiệu quả được chứng minh thông qua mô phỏng và phân tích kết quả. Particle filtering cho thấy hiệu quả trong ước lượng trạng thái của các hệ thống phi tuyến. Việc sử dụng FPGA tăng cường khả năng xử lý thời gian thực. Luận văn đóng góp vào việc ứng dụng particle filtering trong xử lý tín hiệu trên nền tảng phần cứng hiện đại. Tuy nhiên, còn nhiều vấn đề cần nghiên cứu thêm như tối ưu hóa thuật toán và tối ưu hóa FPGA cho các ứng dụng cụ thể.

3.1 Hạn chế và gợi ý nghiên cứu mở rộng

Mặc dù luận văn đã đạt được kết quả khả quan, một số hạn chế cần được đề cập. Khả năng mở rộng của thuật toán particle filtering cho các hệ thống có chiều trạng thái cao cần được nghiên cứu kỹ hơn. Việc tối ưu hóa FPGA vẫn còn dư địa để cải thiện hiệu suất. Bộ lọc Bayes và các kỹ thuật liên quan có thể được nghiên cứu để so sánh và cải tiến thuật toán. Lọc nhiễu trong các ứng dụng thực tế phức tạp cần được xem xét kỹ lưỡng. Các thuật toán tối ưu khác có thể được nghiên cứu để cải thiện hiệu suất của particle filtering. Nghiên cứu thêm về mô hình hóa và giảm nhiễu sẽ giúp hoàn thiện giải pháp.

Nội dung chính

Tổng quan nghiên cứu

Trong bối cảnh phát triển mạnh mẽ của khoa học và công nghệ, việc ước lượng trạng thái của hệ thống phi tuyến có vai trò quan trọng trong nhiều lĩnh vực như giao thông, quốc phòng, và xử lý tín hiệu. Theo báo cáo của ngành, các hệ thống này thường chịu ảnh hưởng của nhiễu Gaussian và có tính phi tuyến cao, gây khó khăn cho việc ước lượng chính xác trạng thái. Bộ lọc phần tử (Particle Filter - PF) là một kỹ thuật tiên tiến dựa trên thuật toán lấy mẫu quan trọng tuần tự (Sequential Importance Resampling - SIR), được sử dụng để ước lượng trạng thái trong các hệ thống như vậy. Mục tiêu nghiên cứu của luận văn là thiết kế bộ lọc phần tử sử dụng thuật toán SIR để xử lý tín hiệu trên nền công nghệ FPGA Virtex-II Pro, đồng thời đánh giá chất lượng bộ lọc bằng tiêu chuẩn Root-mean-square error (RMSE).

Phạm vi nghiên cứu tập trung vào hai mô hình giả lập hệ thống phi tuyến có nhiễu Gaussian, được mô phỏng trên phần mềm Matlab 2007b và triển khai trên phần cứng FPGA Xilinx Virtex-II Pro XC2VP30-7FF896. Thời gian nghiên cứu kéo dài khoảng sáu tháng, từ tháng 8/2013 đến tháng 8/2014, tại Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh. Ý nghĩa của nghiên cứu thể hiện qua việc nâng cao độ chính xác ước lượng trạng thái, giảm sai số RMSE, đồng thời ứng dụng thành công trên nền tảng phần cứng FPGA giúp tăng tốc độ xử lý và khả năng ứng dụng thực tế trong các hệ thống xử lý tín hiệu phức tạp.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Luận văn dựa trên các lý thuyết và mô hình nghiên cứu sau:

• Mô hình Markov ẩn (Hidden Markov Model - HMM): Mô hình thống kê trong đó trạng thái hiện tại chỉ phụ thuộc vào trạng thái trước đó, không phụ thuộc vào các trạng thái xa hơn. HMM được sử dụng để mô hình hóa các hệ thống phi tuyến với tham số ẩn và quan sát có nhiễu.

• Ước lượng đệ quy Bayes: Phương pháp ước lượng trạng thái dựa trên xác suất hậu nghiệm, sử dụng hai bước dự đoán và cập nhật để liên tục hiệu chỉnh trạng thái ước lượng dựa trên dữ liệu quan sát mới.

• Bộ lọc Kalman và các biến thể: Bao gồm bộ lọc Kalman chuẩn cho hệ thống tuyến tính và nhiễu Gaussian, bộ lọc Kalman mở rộng (Extended Kalman Filter - EKF) cho hệ thống phi tuyến, và bộ lọc Unscented Kalman Filter (UKF) cải tiến để xử lý phi tuyến và nhiễu phi Gaussian.

• Bộ lọc phần tử (Particle Filter - PF): Thuật toán dựa trên phương pháp Monte Carlo tuần tự, sử dụng tập hợp các hạt (particles) đại diện cho phân phối xác suất trạng thái. Thuật toán SIR (Sampling Importance Resampling) được áp dụng để giảm thiểu hiện tượng thoái hóa mẫu bằng cách tái chọn mẫu các hạt có trọng số lớn.

• Tiêu chuẩn đánh giá RMSE (Root-mean-square error): Được sử dụng để đo lường sai số giữa trạng thái ước lượng và trạng thái thật, với RMSE càng nhỏ chứng tỏ độ chính xác càng cao.

• Công nghệ FPGA (Field Programmable Gate Array): FPGA Virtex-II Pro được sử dụng làm nền tảng phần cứng để triển khai bộ lọc phần tử, với khả năng lập trình lại, tích hợp nhiều khối logic cấu hình (CLB), bộ nhớ RAM, và các khối xử lý số học tối ưu cho xử lý tín hiệu số.

Phương pháp nghiên cứu

• Nguồn dữ liệu: Nghiên cứu sử dụng hai mô hình giả lập hệ thống phi tuyến có nhiễu Gaussian, được xây dựng và mô phỏng trên Matlab 2007b. Dữ liệu quan sát và trạng thái thật được tạo ra từ các mô hình này để đánh giá hiệu quả bộ lọc.

• Phương pháp phân tích: Thuật toán bộ lọc phần tử SIR được thiết kế và mô phỏng trên Matlab, sau đó chuyển đổi sang ngôn ngữ thiết kế phần cứng VHDL thông qua công cụ Xilinx AccelDSP 10.1 và Xilinx System Generator 10.1 để triển khai trên FPGA Virtex-II Pro. Tiêu chuẩn RMSE được tính toán để đánh giá chất lượng ước lượng trạng thái.

• Cỡ mẫu và chọn mẫu: Số lượng hạt (particles) được thay đổi từ 10 đến 500 để khảo sát ảnh hưởng đến độ chính xác. Phương pháp lấy mẫu quan trọng tuần tự (SIS) kết hợp với tái chọn mẫu (Resampling) được sử dụng nhằm giảm thiểu hiện tượng thoái hóa mẫu.

• Timeline nghiên cứu: Quá trình nghiên cứu kéo dài từ tháng 8/2013 đến tháng 8/2014, bao gồm khảo sát công nghệ FPGA, nghiên cứu lý thuyết bộ lọc phần tử, thiết kế và mô phỏng trên Matlab, chuyển đổi và triển khai trên FPGA, đánh giá kết quả và hoàn thiện luận văn.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

1. Thiết kế thành công bộ lọc phần tử trên Matlab và FPGA: Bộ lọc phần tử được thiết kế để ước lượng trạng thái hai mô hình giả lập phi tuyến có nhiễu Gaussian. Kết quả mô phỏng trên Matlab và FPGA Virtex-II Pro cho thấy bộ lọc hoạt động hiệu quả với sai số RMSE rất nhỏ, chứng tỏ độ chính xác cao trong ước lượng trạng thái.

2. Ảnh hưởng của số lượng hạt đến độ chính xác: Khi số hạt tăng từ 10 đến 500, RMSE giảm rõ rệt. Ví dụ, với mô hình 1, RMSE giảm từ mức cao khi số hạt thấp xuống mức rất nhỏ khi số hạt đạt 500, cho thấy số lượng hạt lớn giúp cải thiện độ chính xác ước lượng.

3. Ảnh hưởng của nhiễu đo đến hiệu quả bộ lọc: Khi độ lớn nhiễu đo tăng, hiệu quả ước lượng giảm, thể hiện qua việc RMSE tăng lên. Điều này phù hợp với lý thuyết và các nghiên cứu trước, cho thấy bộ lọc phần tử nhạy cảm với mức độ nhiễu trong phép đo.

4. Khả năng thực thi trên phần cứng FPGA: Bộ lọc phần tử được chuyển đổi thành ngôn ngữ thiết kế phần cứng và triển khai thành công trên FPGA Virtex-II Pro, cho phép xử lý tín hiệu nhanh hơn so với mô phỏng phần mềm, đồng thời giữ được độ chính xác cao.

Thảo luận kết quả

Kết quả nghiên cứu cho thấy bộ lọc phần tử sử dụng thuật toán SIR là giải pháp hiệu quả cho bài toán ước lượng trạng thái trong các hệ thống phi tuyến và nhiễu Gaussian. Việc tăng số lượng hạt làm giảm sai số RMSE, phù hợp với nguyên lý của phương pháp Monte Carlo và các nghiên cứu quốc tế. Mức độ nhiễu đo ảnh hưởng tiêu cực đến độ chính xác, điều này nhấn mạnh tầm quan trọng của việc thiết kế bộ lọc phù hợp với đặc tính nhiễu của hệ thống.

So sánh với các nghiên cứu trước, bộ lọc phần tử trên FPGA Virtex-II Pro không chỉ đạt được độ chính xác tương đương mô phỏng Matlab mà còn cải thiện tốc độ xử lý, mở rộng khả năng ứng dụng trong thực tế. Biểu đồ RMSE theo số hạt và mức nhiễu có thể được trình bày để minh họa rõ ràng xu hướng cải thiện và ảnh hưởng của các tham số.

Tuy nhiên, việc tái chọn mẫu tại mỗi bước có thể làm giảm đa dạng của các hạt, ảnh hưởng đến hiệu suất lâu dài của bộ lọc. Do đó, cần nghiên cứu thêm các thuật toán tái chọn mẫu cải tiến để duy trì sự đa dạng và hiệu quả tính toán.

Đề xuất và khuyến nghị

1. Tăng cường số lượng hạt trong bộ lọc: Để nâng cao độ chính xác ước lượng, nên sử dụng số lượng hạt lớn hơn 500 trong các ứng dụng thực tế, đặc biệt khi hệ thống có nhiễu cao. Chủ thể thực hiện là các nhà phát triển hệ thống xử lý tín hiệu, với timeline áp dụng trong vòng 6 tháng.

2. Cải tiến thuật toán tái chọn mẫu: Nghiên cứu và áp dụng các thuật toán tái chọn mẫu tiên tiến nhằm giảm thiểu hiện tượng mất đa dạng hạt, từ đó cải thiện hiệu suất bộ lọc trong dài hạn. Các nhóm nghiên cứu và phát triển phần mềm nên ưu tiên thực hiện trong 12 tháng tới.

3. Mở rộng ứng dụng trên các nền tảng FPGA hiện đại: Triển khai bộ lọc phần tử trên các FPGA thế hệ mới có khả năng xử lý cao hơn để tăng tốc độ và hiệu quả xử lý tín hiệu. Các doanh nghiệp và viện nghiên cứu công nghệ nên phối hợp thực hiện trong 1 năm.

4. Phát triển giao diện và công cụ hỗ trợ thiết kế: Xây dựng các công cụ tự động chuyển đổi thuật toán bộ lọc phần tử từ Matlab sang ngôn ngữ thiết kế phần cứng VHDL, giúp rút ngắn thời gian phát triển và giảm sai sót. Các đơn vị đào tạo và phát triển phần mềm nên triển khai trong 6-9 tháng.

Đối tượng nên tham khảo luận văn

1. Sinh viên và nghiên cứu sinh ngành Kỹ thuật Điện tử - Viễn thông: Luận văn cung cấp kiến thức chuyên sâu về bộ lọc phần tử, thuật toán SIR và ứng dụng FPGA, hỗ trợ nghiên cứu và phát triển đề tài liên quan.

2. Kỹ sư phát triển hệ thống xử lý tín hiệu số: Các kỹ sư có thể áp dụng thiết kế bộ lọc phần tử trên FPGA để nâng cao hiệu suất và độ chính xác trong các hệ thống thực tế như radar, định vị, và truyền thông.

3. Nhà nghiên cứu công nghệ FPGA và thiết kế phần cứng: Luận văn cung cấp phương pháp chuyển đổi thuật toán từ Matlab sang FPGA, giúp nghiên cứu và phát triển các giải pháp phần cứng tối ưu.

4. Doanh nghiệp công nghệ và sản xuất thiết bị điện tử: Các công ty có thể tham khảo để ứng dụng bộ lọc phần tử trong sản phẩm, nâng cao chất lượng và tính cạnh tranh trên thị trường.

Câu hỏi thường gặp

1. Bộ lọc phần tử là gì và tại sao lại sử dụng thuật toán SIR?
   Bộ lọc phần tử là thuật toán ước lượng trạng thái dựa trên tập hợp các hạt đại diện cho phân phối xác suất. Thuật toán SIR giúp giảm thiểu hiện tượng thoái hóa mẫu bằng cách tái chọn mẫu các hạt có trọng số lớn, nâng cao hiệu quả và độ chính xác.

2. Tại sao cần triển khai bộ lọc phần tử trên FPGA?
   FPGA cho phép xử lý song song và tốc độ cao, giúp thực thi thuật toán bộ lọc phần tử nhanh hơn so với phần mềm, phù hợp với các ứng dụng thời gian thực và yêu cầu xử lý tín hiệu phức tạp.

3. Ảnh hưởng của số lượng hạt đến kết quả ước lượng như thế nào?
   Số lượng hạt càng lớn thì độ chính xác ước lượng càng cao, RMSE giảm. Tuy nhiên, số lượng hạt lớn cũng làm tăng chi phí tính toán và tài nguyên phần cứng.

4. Làm thế nào để giảm thiểu hiện tượng thoái hóa mẫu trong bộ lọc phần tử?
   Sử dụng thuật toán tái chọn mẫu như SIR giúp loại bỏ các hạt có trọng số nhỏ và tập trung vào các hạt có trọng số lớn, duy trì đa dạng mẫu và cải thiện hiệu quả bộ lọc.

5. Tiêu chuẩn RMSE được sử dụng như thế nào để đánh giá bộ lọc?
   RMSE đo lường sai số trung bình giữa trạng thái ước lượng và trạng thái thật. Giá trị RMSE nhỏ chứng tỏ bộ lọc có độ chính xác cao và khả năng ước lượng tốt.

Kết luận

• Bộ lọc phần tử sử dụng thuật toán SIR được thiết kế và triển khai thành công trên Matlab và FPGA Virtex-II Pro, đáp ứng yêu cầu ước lượng trạng thái hệ thống phi tuyến có nhiễu Gaussian.
• Kết quả thực nghiệm cho thấy RMSE rất nhỏ, chứng tỏ độ chính xác cao và hiệu quả của bộ lọc trong xử lý tín hiệu.
• Số lượng hạt và mức độ nhiễu đo ảnh hưởng rõ rệt đến hiệu suất bộ lọc, cần cân nhắc khi thiết kế hệ thống thực tế.
• Việc triển khai trên FPGA giúp tăng tốc độ xử lý, mở rộng khả năng ứng dụng trong các hệ thống thời gian thực.
• Đề xuất nghiên cứu tiếp tục cải tiến thuật toán tái chọn mẫu và mở rộng ứng dụng trên các nền tảng FPGA hiện đại để nâng cao hiệu quả và tính linh hoạt.

Các nhà nghiên cứu và kỹ sư nên áp dụng và phát triển thêm các thuật toán bộ lọc phần tử trên FPGA, đồng thời nghiên cứu các phương pháp tái chọn mẫu cải tiến để nâng cao hiệu quả trong các ứng dụng thực tế.

Trích đoạn nội dung tài liệu

Chương 1: Tổng quan về bộ lọc phần tử. Chương 2: Cơ sở lí thuyết. Chương 3: Thiết kế và mô phỏng bộ lọc phần tử trên Kit Virtex-II Pro XC2VP30-7FF896. Chương 4: Kết luận.

xv Luan van THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG CHƢƠNG 1 TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 1.1 Tổng quan Lọc là bài toán đóng vai trò quan trọng trong lĩnh vực xử lí tín hiệu. Bài toán này giải quyết triệt để vấn đề ước lượng trạng thái của một hệ thống khi một tập quan sát về hệ thống đó được thu thập và có hiệu lực. Nhưng các hệ thống thu thập trên thực tế là phi tuyến và có nhiều loại nhiễu trên phép đo. Để ước lượng trạng thái các hệ thống trên ta sử dụng bộ lọc phần tử hay phương pháp Sequential Monte Carlo (SMC).

Vào năm 1954, Hammersley đã đặt nền tảng đầu tiên về bộ lọc phần tử thông qua nghiên cứu “Poor Man's Monte Carlo”. Mãi cho đến năm 1993, Gordon đưa ra báo cáo về ước lượng trạng thái Bayes của một hệ thống phi tuyến/phi Gauss đã cung cấp các thực nghiệm đúng đắn đầu tiên trong việc sử dụng phương pháp SMC để ước lượng trạng thái của hệ thống. Thuật toán này mang tên bộ lọc bootstrap hay bộ lọc phần tử. Bộ lọc phần tử là thuật toán dùng để ước lượng trực tiếp các mật độ hậu nghiệm của mô hình không gian trạng thái bằng cách triển khai thực hiện các phương trình đệ quy Bayes.

Mô hình không gian trạng thái có thể phi tuyến và phân bố nhiễu dưới bất kỳ hình thức nào. Phương trình đệ quy Bayes sử dụng một phương pháp tiếp cận dựa trên quần thể. Các mẫu phân phối được thể hiện bằng một tập hợp các hạt; mỗi hạt được gán một trọng lượng đại diện cho xác suất hạt được lấy mẫu từ hàm mật độ xác suất. Sự chênh lệch của các trọng lượng dẫn đến sự thoái hóa trọng lượng là một vấn đề thường gặp trong các thuật toán lọc.

Tuy nhiên có thể giảm thiểu bằng phương pháp tái chọn mẫu. Trong bước tái chọn mẫu các hạt có trọng lượng không đáng kể được thay thế bằng các hạt mới lân cận được tạo ra từ các hạt có trọng lượng lớn. TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 1 TRẦN THỊ HOÀNG OANH Luan van THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG Hiện nay trên thế giới, bộ lọc phần tử (Particle Filter) đang được áp dụng rộng rãi trong nhiều lĩnh vực khoa học công nghệ như giao thông (phát hiện làn đường, theo vết một hoặc nhiều đối tượng), an ninh quốc phòng (xác định máy bay, tàu ngầm), thị giác robot, di động không dây…. Trong đó, các thuật toán bộ lọc phần tử được cải tiến liên tục nhằm đáp ứng các yêu cầu thực tế và có một vài nghiên cứu về bộ lọc phần tử thực hiện trên phần cứng.

* Các nghiên cứu bộ lọc phần tử ngoài nƣớc đƣợc công bố: - A Tutorial on Particle Filters for on-line Non-linear/Non-Gaussian Bayesian Tracking [16]: Đây là bài báo của các tác giả Sanjeev Arulampalam- Simon Maskell- Neil Gordon – Tim Clapp được đăng trên IEEE Transactions on Signal Processing năm 2001. Có thể nói đây là một trong các nghiên cứu nổi tiếng về bộ lọc phần tử. Trong bài báo này, tác giả xem xét tất cả các thuật toán Bayesian nhằm tối ưu hệ thống phi tuyến/ phi Gauss trong vấn đề theo vết đối tượng, và đặc biệt tập trung vào bộ lọc phần tử. Các cải tiến của bộ lọc phần tử như SIR (sampling importance resampling), ASIR (auxiliary sampling importance resampling), RPF (regularised particle filter), Likelihood Particle Filter được giới thiệu.

Các tác giả đã đưa ra một ví dụ để so sánh các thuật toán và sử dụng tiêu chuẩn Root Mean Squared Error (RMSE) để đánh giá chất lượng của các thuật toán. Tất cả các mô phỏng thực hiện trên phần mềm và thể hiện bảng 1.1 Thuật toán RMSE Extended Kalman Filter 23.19 Approximate grid-Based Filter 6.54 Auxiliary Particle Filter 5.35 TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 2 TRẦN THỊ HOÀNG OANH Luan van THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG Regularised Particle Filter 5.55 Likelihood Particle Filter 5.1 Đánh giá chất lượng các thuật toán qua thông số RMSE. - Unscented particle filter with systematic resampling localization algorithm based on RSS for mobile wireless sensor networks [28]: Đây là công trình nghiên cứu của Zhengjie WANG - Xiaoguang ZHAO - Xu QIAN, đăng trên Conference on Mobile Ad-hoc and Sensor Networks, 2012. Bài báo này các tác giả sử dụng thuật toán Unscented particle filter trong các mạng cảm biến không dây (WSN).

Đầu tiên tác giả tạo ra mô hình trạng thái, mô hình di động, mô hình RSS (cường độ tín hiệu nhận được) sau đó áp dụng Unscented particle filter và sử dụng thuật toán Systematic resample để làm giảm sự thoái hóa các mẫu. Khi RSS giảm trong mạng không dây mà vẫn nhận được chính xác về các nút dao động. Sử dụng tốc độ của các nút di động và giá trị đo của RSS để nâng cao độ định vị chính xác. Các tác giả đã làm mô phỏng bằng phần mềm đánh giá bộ lọc Unscented particle filter và Particle Filter với các tham số khác nhau qua các bảng 1.

Measure Noise PF UPF Variance Mean(Variance) Mean(Variance) 7 10.2 So sánh nhiễu phép đo. TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 3 TRẦN THỊ HOÀNG OANH Luan van THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG Vmax PF Mean UPF (Variance) Mean(Variance) 10 11.3 So sánh vận tốc khác nhau. Number of Particle PF UPF Mean(Variance) Mean(Variance) 200 6.4 So sánh số hạt khác nhau. Qua các bảng trên các tác giả chứng minh được thuật toán Unscented particle filter tốt hơn nhiều so với thuật toán particle filter trong nghiên cứu này.

Đây là một nghiên cứu nhằm cải tiến thuật toán bộ lọc phần tử. Tại Việt Nam, có rất ít nghiên cứu về bộ lọc phần tử đặc biệt là các thiết kế trên phần cứng. Tuy nhiên cũng có một vài cơ quan, viện nghiên cứu, các trường đại học đã có những nghiên cứu và bước đầu đã đem lại một số kết quả khả quan trong vấn đề thiết kế bộ lọc phần tử nhưng chỉ dừng lại mô phỏng trên phần mềm Matlab hoặc OpenCV. * Các nghiên cứu bộ lọc phần tử trong nƣớc đƣợc công bố: TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 4 TRẦN THỊ HOÀNG OANH Luan van THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG - Xây dựng hệ thống quan sát và theo vết đối tƣợng cho Robot tự hành [2] : Đây là công trình nghiên cứu khoa học của Trần Công Chiến thuộc Trường Đại học Lạc Hồng năm 2012.

Trong nghiên cứu này tác giả sử dụng thuật toán PTM (Particle & Template Matching) để quan sát và theo vết đối tượng. Việc kết hợp thuật toán so khớp mẫu (Template Matching) với thuật toán lọc Particle trong trường hợp ước lượng không chính xác. Kết quả cao nhất mà đề tài này đạt được là 86%, số lượng hạt lọc trong khoảng từ 100 đến 300 để đảm bảo ưu tiên cho tính thời gian thực của bài toán. - Lọc Particle dựa trên màu ứng dụng vào hệ thống theo dõi giao thông [1] : Đây là công trình nghiên cứu của Lê Hoài Bắc - Nguyễn Phi Vũ trên Tạp chí BCVT & CNTT kỳ 3 10/2007.

Trong nghiên cứu này tác giả sử dụng lọc Paticle với thuật toán SIS và phương pháp top-down để theo vết đối tượng. Kết quả mô phỏng trên phần mềm, tốc độ xử lý chương trình 30 frame ảnh/giây đảm bảo thực hiện trong thời gian thực. Kết quả định lượng được kiểm tra trên 11 bộ test, mỗi đoạn video test khoảng 10s, kết quả rất khả quan đạt 100%.2 Mục đích của đề tài - Sử dụng giải thuật SIR (Sampling Importance Resampling) cho phần thiết kế bộ lọc phần tử trong trường hợp hệ thống giả lập. - Sử dụng tiêu chuẩn RMSE (Root-mean-square error) để đánh giá trạng thái ước lượng của bộ lọc phần tử so với trạng thái thật.

- Thực hiện thiết kế bộ lọc phần tử trong trường hợp hệ thống giả lập trên Matlab và nền công nghệ FPGA Virtex-II Pro xc2vp30-7ff896 .3 Nhiệm vụ của đề tài và giới hạn đề tài - Thiết kế bộ lọc phần tử xử lí tín hiệu (hệ thống giả lập) trên Matlab. - Thực hiện bộ lọc phần tử trên nền công nghệ FPGA Virtex-II Pro xc2vp30- 7ff896 và Matlab 2007b. TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 5 TRẦN THỊ HOÀNG OANH Luan van THIẾT KẾ BỘ LỌC PHẦN TỬ CHO XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƯỜNG 1.4 Phƣơng pháp nghiên cứu Học viên thực hiện đề tài sử dụng hai phương pháp chủ yếu: - Phương pháp tham khảo tài liệu: + Với sự hướng dẫn từ Thầy PGS.TS Lê Tiến Thường, tham khảo nguồn tài liệu tìm kiếm được trên mạng internet thông qua các website của Xilinx và các diễn đàn và các kiến thức trong quá trình học tập tại trường Đại học Sư phạm Kỹ Thuật TPHCM. - Phương pháp thực hành: + Học viên thực hiện luận văn này đã thực hành trên phần mềm Matlab R2007b, AccelDSP 10.1, Xilinx System Generator 10.1 và Kit Virtex-II Pro của hãng Xilinx để thiết kế bộ lọc phần tử xử lí tín hiệu trên các hệ thống giả lập.5 Kế hoạch thực hiện STT Công việc thực hiện Thời gian Kết quả Khảo sát kit Virtex-II Pro và tìm 08/2013 Báo cáo chuyên đề 2 1 hiểu công nghệ FPGA.9 điểm) Đọc và tìm hiểu lý thuyết về bộ lọc 02/2014 Báo cáo với giáo viên 2 phần tử.

Thiết kế bộ lọc phần tử (Particle Luận văn tốt nghiệp 04/2014 3 filtering) xử lí tín hiệu trên nền công (phần mềm và quyển 08/2014 nghệ FPGA. báo cáo) Tổng hợp lại nội dung nghiên cứu, 4 08/2014 Bảo vệ tốt nghiệp trình bày báo cáo luận văn.5: Kế hoạch thực hiện đề tài TỔNG QUAN VỀ BỘ LỌC PHẦN TỬ 6 TRẦN THỊ HOÀNG OANH Luan van THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA GVHD:PGS.TS LÊ TIẾN THƢỜNG CHƢƠNG 2 CƠ SỞ LÝ THUYẾT 2.1 Cơ sở lý thuyết bộ lọc phần tử 2.1 Mô hình Markov ẩn (Hidden Markov Model - HMM) Hệ thống phi tuyến phức tạp thì việc xấp xỉ tuyến tính không còn chính xác khi điều kiện hoạt động bị biến đổi lớn (tức là các hoạt động ở xa điểm tuyến tính). Vì vậy phƣơng pháp này sẽ không còn hữu ích trong các ứng dụng phức tạp. Chính vì vậy cần một mô hình để giải quyết vấn đề trên.

Đó là mô hình Markov ẩn. Mô hình Markov là mô hình ngẫu nhiên trong đó các tính chất Markov đƣợc thỏa mãn.