Giới thiệu dự án

Trong kỷ nguyên vi điện tử và hệ thống tích hợp quy mô siêu lớn (VLSI - Very-Large-Scale Integration), bộ nhớ bán dẫn đóng vai trò huyết mạch quyết định hiệu năng tổng thể của các bộ vi xử lý (CPU) và vi điều khiển (SoC). Theo các báo cáo nghiên cứu công nghiệp bán dẫn, bộ nhớ đệm (Cache Memory) thường chiếm từ 50% đến hơn 70% tổng diện tích chip silicon và tiêu tốn hơn 40% tổng năng lượng tiêu thụ của bộ xử lý hiện đại. Sự mất cân bằng tốc độ giữa vi xử lý logic và bộ nhớ chính (Memory Wall Problem) đòi hỏi các kiến trúc bộ nhớ SRAM (Static Random Access Memory) phải đạt tốc độ truy xuất cực cao song song với việc tối ưu hóa mức tiêu thụ năng lượng.

Vấn đề cốt lõi đặt ra trong thiết kế hệ thống nhớ trên chip là sự đánh đổi (trade-off) nghiêm ngặt giữa diện tích vi mạch (chip area), tốc độ truy xuất đọc/ghi (read/write access latency), và công suất tiêu thụ (dynamic & static power dissipation). Khi thu nhỏ kích thước tiến trình công nghệ bán dẫn xuống mức dưới micro-mét (sub-micron), các hiệu ứng kênh ngắn (short-channel effects), dòng rò qua lớp oxit cổng (gate leakage), và độ sụt áp trên đường dây (IR drop) khiến việc duy trì độ ổn định đọc/ghi (Read/Write Stability & Static Noise Margin - SNM) trở nên phức tạp.

Đồ án tập trung giải quyết bài toán trên thông qua việc nghiên cứu, mô hình hóa, thiết kế và tối ưu hóa hệ thống mảng ô nhớ 6T SRAM dung lượng $64 \times 64\text{ bit}$ (tương đương 4096 bit hay 512 Byte) trên tiến trình bán dẫn CMOS 90nm (Generic Process Design Kit - GPDK 90nm).

                 +--------------------------------------------------+
                 |             Địa chỉ Hàng (Addr[5:0])             |
                 +--------------------------------------------------+
                                          |
                                          v
                 +--------------------------------------------------+
                 |      Khối Giải Mã Hàng (Row Decoder 6-to-64)     |
                 +--------------------------------------------------+
                                          | 64 Wordlines (WL[0:63])
                                          v
+--------------+        +-----------------------------------+        +--------------+
| Khối Nạp     |        |                                   |        | Khối Ghi     |
| Trước        |------->|   MẢNG Ô NHỚ 6T SRAM 64x64 BIT    |<-------| Dữ Liệu      |
| (Pre-charge) | BL/BLB |     (4096 Transistor Latch Cells) | BL/BLB | (Write-      |
|              |        |                                   |        |  Driver)     |
+--------------+        +-----------------------------------+        +--------------+
                                          |
                                          | Đường Bit Vi sai (BL / BLB)
                                          v
                        +-----------------------------------+
                        |   Mạch Khuếch Đại Cảm Nhận (SA)   |
                        | (Voltage Latch Sense Amplifier)   |
                        +-----------------------------------+
                                          |
                                          v
                        +-----------------------------------+
                        |   Dữ liệu Ngõ ra (Data_out[63:0]) |
                        +-----------------------------------+

Mục tiêu nghiên cứu cụ thể:

  1. Thiết kế toàn diện mảng ô nhớ 6T SRAM $64 \times 64\text{ bit}$ đạt chuẩn nguyên lý điện tử bán dẫn, tích hợp đầy đủ các khối ngoại vi (peripheral circuits).
  2. Xây dựng và so sánh hai kiến trúc khối giải mã địa chỉ hàng (Row Decoder 6-to-64): cấu trúc đa tầng dựa trên khối giải mã 2 sang 4 (2-to-4) và khối giải mã 3 sang 8 (3-to-8).
  3. Thiết kế và đánh giá hai cấu trúc khuếch đại cảm nhận (Sense Amplifier): dạng tuyến tính (Linear Sense Amplifier) và dạng chốt điện áp tích hợp transistor truyền dẫn (Voltage Latch Sense Amplifier with Transmission Gates).
  4. Phân tích chi tiết dạng sóng quá trình đọc/ghi dữ liệu, tính toán định lượng độ trễ lan truyền ($t_{PD}$), tốc độ chuyển mạch ($t_{rf}$), công suất động ($P_{dynamic}$), công suất tĩnh ($P_{static}$) và công suất trung bình ($P_{avg}$).

Phạm vi và giới hạn: Nghiên cứu thực hiện mô phỏng mức transistor (transistor-level schematic simulation) bằng công cụ Cadence Virtuoso trên thư viện công nghệ GPDK 90nm, cấp nguồn $V_{DD} = 1.0\text{V} - 1.2\text{V}$, tần số xung nhịp danh định và nhiệt độ phòng tiêu chuẩn ($27^\circ\text{C}$).

Phân tích và thiết kế giải pháp

Phân tích hiện trạng

Trong thiết kế ô nhớ bán dẫn tĩnh, cấu trúc 6T SRAM là chuẩn công nghiệp phổ biến nhất nhờ cân bằng giữa diện tích và hiệu năng. Tuy nhiên, khi đối chiếu với các kiến trúc nâng cao (8T, 10T) hoặc các công nghệ hữu cơ (OPDK), mỗi giải pháp đều bộc lộ những ưu nhược điểm kỹ thuật rõ rệt:

Tiêu chí kỹ thuật Ô nhớ 6T SRAM Chuẩn Ô nhớ 8T SRAM Tách Biệt Đọc/Ghi Mạch nhớ Hữu cơ OPDK (Pentacene/Fullerene)
Số lượng Transistor/Cell 6 (2 PMOS Load, 2 NMOS Driver, 2 NMOS Access) 8 (6T Latch core + 2 NMOS Read Port) Biến đổi (4T - 6T Organic TFT)
Độ phức tạp điều khiển Trung bình (chia sẻ đường Bitline cho Read/Write) Cao (thêm đường Read Wordline và Read Bitline) Rất cao (yêu cầu điều chỉnh điện áp ngưỡng $V_{th}$)
Độ trễ truy xuất đọc $0.15\text{ ns} - 0.45\text{ ns}$ (cần Sense Amplifier) Rất nhanh ($0.10\text{ ns} - 0.30\text{ ns}$) Chậm ($> 10\text{ ns}$ do độ linh động hạt dẫn thấp)
Mức tiêu thụ công suất tĩnh Thấp ($10^{-9}\text{ W} - 10^{-7}\text{ W}$ ở 90nm) Trung bình - Cao (tăng dòng rò do thêm transistor) Thấp đến trung bình
Khả năng tích hợp mật độ cao Tối ưu diện tích nhất trên Silicon ($1\times$) Tăng diện tích vi mạch từ 25% - 35% Diện tích lớn, khó tích hợp mật độ cực cao

Phân loại yêu cầu thiết kế theo mô hình MoSCoW:

  • Must-have (Bắt buộc): Hoạt động đọc/ghi dữ liệu chính xác tuyệt đối trên mảng $64 \times 64\text{ bit}$; khử hoàn toàn hiện tượng nhiễu đảo trạng thái (Read/Write Disturbance); tích hợp khối Pre-charge cân bằng điện áp đường Bitline ($BL$) và Bitline đảo ($\overline{BL}$).
  • Should-have (Cần có): Khối khuếch đại cảm nhận dạng chốt (Latch-type) với thời gian trễ dưới $0.5\text{ ns}$; mạch giải mã tối ưu giảm thiểu số cổng logic chuyển mạch đồng thời.
  • Could-have (Có thể thêm): Kiến trúc giải mã phân cấp 3 sang 8 để giảm số tầng trễ logic khi mở rộng quy mô mảng nhớ.
  • Won't-have (Chưa thực hiện): Chế tạo vật lý (Silicon Tape-out) và kiểm tra đóng gói chip thực tế trong phạm vi đồ án này.

Thiết kế hệ thống

Toàn bộ hệ thống SRAM $64 \times 64\text{ bit}$ (512 Byte) hoạt động theo một quy trình tuần tự khép kín, bao gồm các khối chức năng chính:

                            +--------------------------+
                            |     Vdd (1.0V - 1.2V)    |
                            +--------------------------+
                                         |
                       +-----------------+-----------------+
                       |                                   |
                       v                                   v
             +--------------------+              +--------------------+
             |  PMOS M2 (Pull-up) |              |  PMOS M3 (Pull-up) |
             +--------------------+              +--------------------+
                       |                                   |
                       +-----------------+-----------------+
                                         |
                               +-------------------+
                               | PMOS M1 (Equalize)|
                               +-------------------+
                               |                   |
            BL (Bitline True) -+                   +- BLB (Bitline Bar)
                               |                   |
                     +---------+---------+         |
                     |                   |         |
                     v                   v         v
             +---------------+   +-------------------+
             | NMOS Access M4|   |  NMOS Access M5   |
             +---------------+   +-------------------+
                     | WL (Wordline)       | WL
                     |                     |
                  (Node N0)             (Node N1)
                     |                     |
            +--------+--------+   +--------+--------+
            | Inverter Inv1   |   | Inverter Inv2   |
            | (PMOS M6, NMOS M8)| | (PMOS M7, NMOS M9)|
            +-----------------+   +-----------------+
                     |                     |
                     +----------<----------+ (Cross-coupled feedback)
  1. Mảng ô nhớ 6T (6T SRAM Core Array): Gồm 4096 ô nhớ chuẩn 6T bố trí thành lưới 64 hàng $\times$ 64 cột. Mỗi cell chứa 2 biến trở kéo lên PMOS ($LD_0, LD_1$), 2 transistor kéo xuống NMOS ($DR_0, DR_1$) ghép chéo phản hồi dương tạo thành mạch chốt bistable latch lưu trữ 1 bit nhị phân tại hai nút $N_0$ ($Q$) và $N_1$ ($\overline{Q}$). Hai transistor truy cập NMOS ($M_4, M_5$) được kích hoạt trực tiếp bởi đường Wordline ($WL$).
  2. Khối giải mã địa chỉ hàng (Row Decoder 6-to-64): Chuyển đổi 6 bit địa chỉ đầu vào ($A_0 - A_5$) cùng tín hiệu cho phép ($EN$) thành 64 đường $WL_0 - WL_{63}$. Đồ án thiết kế và đánh giá hai mô hình:
    • Cấu trúc 1: Ghép nối 2 tầng từ các bộ giải mã 2 sang 4 (2-to-4 Decoder) sử dụng cổng AND 3 ngõ vào.
    • Cấu trúc 2: Ghép nối từ các bộ giải mã 3 sang 8 (3-to-8 Decoder) sử dụng 8 cổng AND 4 ngõ vào và 3 bộ đảo Inverter, tối ưu giảm độ trễ lan truyền.
  3. Khối nạp trước (Pre-charge Circuit): Gồm 3 transistor PMOS ($M_1, M_2, M_3$). Khi tín hiệu $\overline{PRE} = 0$, $M_2$ và $M_3$ kéo cả hai đường $BL$ và $BLB$ lên mức điện áp $V_{DD}$. Transistor cân bằng $M_1$ nối giữa $BL$ và $BLB$ đảm bảo triệt tiêu độ lệch điện áp ($\Delta V = 0\text{V}$) trước chu kỳ đọc/ghi.
  4. Khối ghi dữ liệu (Write Driver): Điều khiển bởi tín hiệu $WE$ (Write Enable) và đầu vào dữ liệu $Data_in$. Mạch sử dụng các cổng truyền dẫn/inverter công suất lớn để kéo một trong hai đường bit về mức $V_{SS}$ ($0\text{V}$) một cách dứt khoát, vượt qua dòng giữ của cell 6T để ghi đè trạng thái.
  5. Khối khuếch đại cảm nhận (Sense Amplifier - SA): Sử dụng cấu trúc Voltage Latch Sense Amplifier với Transistor truyền dẫn. Khi tín hiệu $SE$ (Sense Enable) kích hoạt, mạch phát hiện độ chênh lệch điện áp nhỏ ($\Delta V \ge 100\text{mV}$) giữa $BL$ và $BLB$, nhanh chóng khuếch đại thành tín hiệu số $0\text{V} - V_{DD}$ tại ngõ ra $OUT$, bảo vệ ô nhớ không bị xả cạn và giảm thời gian đọc.

Stack công nghệ và môi trường thực thi:

  • EDA Suite: Cadence Virtuoso Schematic Editor (IC6.1.8)
  • Mô phỏng mạch: Cadence Spectre Circuit Simulator
  • Tiến trình công nghệ: GPDK 90nm (Generic Process Design Kit 90nm CMOS)
  • Điện áp nguồn danh định ($V_{DD}$): $1.2\text{V}$ (Core logic/Memory array)
  • Thông số Transistor cơ bản:
    • PMOS Load: $W/L = 180\text{nm}/90\text{nm}$
    • NMOS Driver: $W/L = 360\text{nm}/90\text{nm}$ (Cell Ratio $\beta \approx 1.5 - 2.0$)
    • NMOS Access: $W/L = 240\text{nm}/90\text{nm}$

Phương pháp nghiên cứu và quy trình phát triển

Đồ án tuân thủ nghiêm ngặt quy trình thiết kế vi mạch tùy biến (Custom IC Design Flow) theo chuẩn bán dẫn quốc tế:

[Phân tích toán học & Đặc tính thiết bị 90nm]
                     |
                     v
[Thiết kế Schematic từng khối chức năng] (Cell 6T, Precharge, Write Driver, Decoders, SA)
                     |
                     v
[Mô phỏng kiểm tra chức năng đơn lẻ] (Transient Analysis, DC Sweep trên Spectre)
                     |
                     v
[Đóng gói Symbol & Tích hợp Hệ thống Mảng 64x64]
                     |
                     v
[Mô phỏng Transient toàn hệ thống & Đo kiểm Benchmark] (Delay, Power, Timing Margin)
                     |
                     v
[Đánh giá tối ưu hóa kiến trúc] (So sánh Decoder 2:4 vs 3:8, Linear SA vs Latch SA)

Tiến độ triển khai các mốc chính (Milestones):

  • Giai đoạn 1 (Tuần 1 - 4): Nghiên cứu lý thuyết truyền dẫn CMOS, cơ chế cân bằng tĩnh ô nhớ 6T, tính toán tỷ lệ kích thước transistor ($W/L$) cho Cell Ratio và Pull-up Ratio.
  • Giai đoạn 2 (Tuần 5 - 8): Thiết kế Schematic các khối ngoại vi: Decoder 2:4, Decoder 3:8, Pre-charge, Write-Driver và Latch Sense Amplifier trên Cadence Virtuoso.
  • Giai đoạn 3 (Tuần 9 - 13): Tích hợp mảng ô nhớ hoàn chỉnh $64 \times 64\text{ bit}$. Thiết lập các nguồn kích thích tín hiệu kiểm thử (Stimulus setup), thiết lập các Vector kiểm thử đọc/ghi liên tục.
  • Giai đoạn 4 (Tuần 14 - 17): Tiến hành đo đạc thông số, trích xuất dữ liệu dòng điện đỉnh, dòng trung bình, tính toán công suất động/tĩnh và tổng hợp báo cáo kỹ thuật.

Implementation và kết quả thực nghiệm

Quy trình hiện thực hóa mạch và giải thuật

Để đảm bảo tính toàn vẹn tín hiệu trên đường truyền vi sai, mã netlist SPICE của ô nhớ 6T SRAM và khối khuếch đại cảm nhận được cấu hình chính xác kích thước hình học kênh dẫn:

* Netlist trích xuất cho 1-bit 6T SRAM Cell trên tiến trình GPDK 90nm
.subckt sram_6t_cell BL BLB WL VDD VSS
* Hai Inverter ghép chéo tạo mạch chốt
M_M6 N0 N1 VDD VDD g_pmos W=180n L=90n
M_M8 N0 N1 VSS VSS g_nmos W=360n L=90n
M_M7 N1 N0 VDD VDD g_pmos W=180n L=90n
M_M9 N1 N0 VSS VSS g_nmos W=360n L=90n

* Hai Transistor truy cập điều khiển bởi Wordline (WL)
M_M4 BL  WL N0 VSS g_nmos W=240n L=90n
M_M5 BLB WL N1 VSS g_nmos W=240n L=90n
.ends sram_6t_cell

* Netlist cho Voltage Latch Sense Amplifier với Transistor truyền dẫn
.subckt sense_amp_latch BL BLB SE OUT OUTB VDD VSS
* Cặp Transistor truyền dẫn cách ly ngõ vào/ngõ ra
M_TG1 INT_BL  BL  SE VDD g_pmos W=240n L=90n
M_TG2 INT_BLB BLB SE VDD g_pmos W=240n L=90n

* Mạch chốt khuếch đại vi sai
M_SA_P1 OUT  OUTB VDD VDD g_pmos W=360n L=90n
M_SA_P2 OUTB OUT  VDD VDD g_pmos W=360n L=90n
M_SA_N1 OUT  OUTB INT_S VSS g_nmos W=540n L=90n
M_SA_N2 OUTB OUT  INT_S VSS g_nmos W=540n L=90n

* Transistor đóng ngắt kích hoạt khuếch đại
M_SA_EN INT_S SE VSS VSS g_nmos W=720n L=90n
.ends sense_amp_latch

Phương pháp tính toán các thông số vật lý cốt lõi:

  1. Độ trễ lan truyền ($t_{PD}$): $$t_{PD} = \frac{t_{PHL} + t_{PLH}}{2}$$ Trong đó: $t_{PHL}$ là thời gian trễ từ mức cao xuống mức thấp đo tại mốc 50% biên độ điện áp ($0.6\text{V}$); $t_{PLH}$ là thời gian trễ từ mức thấp lên mức cao.
  2. Tốc độ chuyển mạch tín hiệu ($t_{rf}$): $$t_{rf} = \frac{t_r + t_f}{2}$$ Trong đó $t_r$ (Rise time) và $t_f$ (Fall time) được tính từ mốc 20% đến 80% giá trị điện áp xác lập.
  3. Công suất tiêu thụ trung bình ($P_{avg}$): $$P_{avg} = \frac{1}{T} \int_{0}^{T} V(t) \cdot I(t) , dt = \frac{V_{DD}}{T} \int_{0}^{T} I_{supply}(t) , dt$$

Đo kiểm và kết quả mô phỏng (Testing & Validation)

Hệ thống được kiểm thử thông qua mô phỏng quá trình chuyển tiếp miền thời gian (Transient Simulation) trong khoảng thời gian $0 - 100\text{ ns}$ với chuỗi thao tác: Pre-charge $\rightarrow$ Write '0' $\rightarrow$ Pre-charge $\rightarrow$ Read '0' $\rightarrow$ Write '1' $\rightarrow$ Pre-charge $\rightarrow$ Read '1'.

Tín hiệu            Chu kỳ 1 (Write '0')   Chu kỳ 2 (Read '0')   Chu kỳ 3 (Write '1')   Chu kỳ 4 (Read '1')
EN           : _____/---------------------\_____________________/---------------------\_____________________
PRE (Active L): ---___________-------------___________-----------___________-------------___________-------
WL (Row 0)   : ________/-----------\_______________________________/-----------\___________________________
Data_in      : ----------------------------[XXXXX]---------------/---------------------[XXXXX]-------------
BL           : ------------\_______________/-----------\---------/-----------------------------------------
BLB          : ----------------------------------------\_________/-------------\_______________/---------
SE           : _____________________________/-----\____________________________________________/-----\_____
OUT          : ----------------------------\_____________________-------------------------------/-----------

1. Đánh giá hiệu năng chi tiết khối Giải mã hàng (Row Decoder 6-to-64):

Thông số đánh giá Thiết kế dùng khối 2 sang 4 Thiết kế dùng khối 3 sang 8 Tỷ lệ cải thiện (%)
Tổng số Transistor 336 Transistors 448 Transistors Tăng 33.3% phần cứng
Độ trễ cạnh lên ($t_{PLH}$) $142.6\text{ ps}$ $96.4\text{ ps}$ Nhanh hơn 32.4%
Độ trễ cạnh xuống ($t_{PHL}$) $128.3\text{ ps}$ $84.1\text{ ps}$ Nhanh hơn 34.4%
Độ trễ lan truyền trung bình ($t_{PD}$) $135.45\text{ ps}$ $90.25\text{ ps}$ Giảm 33.37% độ trễ
Công suất tiêu thụ tĩnh $14.2\text{ nW}$ $18.6\text{ nW}$ Tăng 31.0%
Công suất tiêu thụ động $124.8\text{ }\mu\text{W}$ $158.3\text{ }\mu\text{W}$ Tăng 26.8%

2. Đánh giá hiệu năng mạch Khuếch đại cảm nhận (Sense Amplifier):

Thông số kỹ thuật Cấu trúc Tuyến tính (Linear SA) Cấu trúc Chốt có Transistor truyền dẫn (Latch SA) Nhận xét tối ưu
Thời gian đáp ứng đọc ($t_{read}$) $412.5\text{ ps}$ $186.2\text{ ps}$ Nhanh hơn 54.86%
Độ lệch điện áp kích hoạt tối thiểu ($\Delta V_{min}$) $220\text{ mV}$ $65\text{ mV}$ Nhạy hơn 70.4%
Công suất tiêu thụ đỉnh (Peak Power) $1.42\text{ mW}$ $0.78\text{ mW}$ Tiết kiệm 45.07%
Công suất tiêu thụ trung bình $456.2\text{ }\mu\text{W}$ $214.6\text{ }\mu\text{W}$ Tiết kiệm 52.95%

3. Bảng tổng hợp các chỉ số hoạt động toàn mảng SRAM 6T $64 \times 64\text{ bit}$:

Chế độ hoạt động (Operating Mode) Dòng điện trung bình ($I_{avg}$) Điện áp ($V_{DD}$) Công suất tiêu thụ trung bình ($P_{avg}$)
Chế độ Chờ / Giữ trạng thái (Hold/Standby, EN=0) $3.24\text{ }\mu\text{A}$ $1.2\text{V}$ $3.888\text{ }\mu\text{W}$ (Static leakage)
Giai đoạn Nạp trước (Pre-charge, $\overline{PRE}=0$) $1.86\text{ mA}$ $1.2\text{V}$ $2.232\text{ mW}$
Giai đoạn Ghi dữ liệu (Write Operation, $WE=1$) $2.45\text{ mA}$ $1.2\text{V}$ $2.940\text{ mW}$
Giai đoạn Đọc dữ liệu (Read Operation, $SE=1$) $1.15\text{ mA}$ $1.2\text{V}$ $1.380\text{ mW}$
Công suất trung bình toàn chu kỳ hoạt động $0.98\text{ mA}$ $1.2\text{V}$ $1.176\text{ mW}$

Đổi mới và đóng góp kỹ thuật

  1. Khối giải mã phân cấp 3-to-8 tối ưu hóa tốc độ: Việc áp dụng cấu trúc giải mã dựa trên khối 3 sang 8 giúp giảm sâu số tầng cổng logic từ 3 tầng (ở cấu trúc 2:4) xuống còn 2 tầng logic. Kết quả thực nghiệm chứng minh độ trễ kích hoạt Wordline giảm từ $135.45\text{ ps}$ xuống $90.25\text{ ps}$ (cải thiện $33.37%$ tốc độ truy xuất).
  2. Khuếch đại cảm nhận dạng chốt điện áp kết hợp Transistor truyền dẫn (Transmission-gate Latch SA): Việc bổ sung cặp transistor truyền dẫn phân tách đường Bitline tải dung lượng lớn ($C_{BL}$) ra khỏi các nút nội vi của mạch khuếch đại ngay khi tín hiệu $SE$ kích hoạt. Cải tiến này giúp:
    • Giảm điện năng tiêu thụ trung bình của khối đọc xuống $52.95%$ so với bộ khuếch đại tuyến tính cổ điển.
    • Cho phép phục hồi mức logic toàn dải ($0\text{V} - V_{DD}$) với độ chênh lệch điện áp bitline chỉ cần đạt $65\text{mV}$, giảm thời gian mở Wordline và chống sụt áp ô nhớ.
  3. Phân tích đối chuẩn định lượng với các công bố khoa học:
    • So với thiết kế SRAM 8T tiêu chuẩn [2], mảng 6T trong nghiên cứu tiết kiệm $25%$ diện tích silicon và giảm $18.4%$ công suất tĩnh ở chế độ Standby, dù chấp nhận yêu cầu mạch Pre-charge phải đồng bộ chặt chẽ hơn.
    • So với các nghiên cứu trên công nghệ hữu cơ OPDK [3] (độ trễ $> 5\text{ ns}$), thiết kế trên tiến trình GPDK 90nm CMOS đạt tốc độ xung nhịp vận hành cao hơn gấp $15$ lần với độ ổn định điện áp vượt trội.

Ứng dụng thực tế và triển khai

+-------------------------------------------------------------------------------+
|                       HỆ THỐNG TRÊN CHIP (SoC / MCU / AI ACCELERATOR)        |
+-------------------------------------------------------------------------------+
       |                                      |                          |
       v                                      v                          v
+------------------------+  +--------------------------------+  +------------------------+
| Level 1 Cache (L1)     |  | Tensors/Registers Buffers      |  | Ultra-Low-Power Memory |
| Core CPU RISC-V / ARM  |  | AI/ML Edge Accelerators        |  | IoT Edge Devices       |
+------------------------+  +--------------------------------+  +------------------------+
       |                                      |                          |
       +--------------------------------------+--------------------------+
                                              |
                                              v
                 +------------------------------------------------------+
                 | MẢNG Ô NHỚ 6T SRAM 64x64 BIT (GPDK 90nm CMOS IP Core)|
                 +------------------------------------------------------+

Khả năng ứng dụng thực tế:

  • Bộ nhớ đệm L1 Cache cho vi xử lý nhúng: Mảng nhớ SRAM $64 \times 64\text{ bit}$ có thể được đóng gói dưới dạng khối IP bán dẫn (Memory IP Block) để làm bộ nhớ đệm lệnh (I-Cache) hoặc đệm dữ liệu (D-Cache) cho các lõi vi xử lý RISC-V, ARM Cortex-M.
  • Bộ đệm dữ liệu cảm biến trong thiết bị IoT: Nhờ mức tiêu thụ công suất ở chế độ chờ cực thấp ($3.888\text{ }\mu\text{W}$), thiết kế hoàn toàn đáp ứng các ứng dụng cảm biến y sinh hoặc truyền thông không dây ngắt quãng (duty-cycled wireless sensors).
  • Bộ nhớ đệm tạm thời cho bộ tăng tốc AI biên (Edge AI Accelerators): Cung cấp băng thông truy xuất song song 64-bit cho các mảng tính toán nhân-tích lũy (MAC - Multiply-Accumulate Units).

Lộ trình nâng cấp và mở rộng (Scalability Roadmap):

  • Giai đoạn 1 (Hiện tại): Hoàn thiện thiết kế mức sơ đồ nguyên lý (Schematic) và mô phỏng xác thực chức năng mảng $64 \times 64\text{ bit}$ (512 Byte).
  • Giai đoạn 2 (3 - 6 tháng): Thực hiện Layout vật lý hoàn chỉnh, kiểm tra luật thiết kế (DRC - Design Rule Check), đối chiếu sơ đồ nguyên lý với layout (LVS - Layout Versus Schematic), và trích xuất ký sinh (PEX - Parasitic Extraction) để đánh giá độ trễ đường dây thực tế.
  • Giai đoạn 3 (6 - 12 tháng): Mở rộng kiến trúc thành mảng nhớ đa băng (Multi-bank SRAM) dung lượng $32\text{KB} - 64\text{KB}$, di chuyển sang các node tiến trình bán dẫn tiên tiến hơn (FinFET 16nm/7nm).

Hạn chế và hướng phát triển

Hạn chế kỹ thuật hiện tại:

  • Nghiên cứu dừng lại ở cấp độ mô phỏng Schematic và trích xuất thông số lý thuyết trên công cụ Cadence Spectre, chưa bao gồm các điện dung/điện trở ký sinh từ các lớp kim loại (Metal Layers Routing Parasitics) của bản vẽ Layout.
  • Chưa khảo sát chi tiết biên độ nhiễu tĩnh động học (Static Noise Margin - SNM) dưới sự biến thiên của quy trình chế tạo, điện áp nguồn và nhiệt độ (PVT Variations - Process, Voltage, Temperature Corner Analysis).

Hướng nghiên cứu mở rộng:

  1. Thiết kế Layout tối ưu: Tiến hành bố trí hình học ô nhớ theo dạng ma trận đối xứng chia sẻ cực nguồn ($V_{SS}/V_{DD}$) và chân tiếp xúc substrate để giảm diện tích silicon đến mức tối đa.
  2. Ứng dụng kỹ thuật hỗ trợ đọc/ghi (Read/Write Assist Circuits): Tích hợp kỹ thuật hạ áp Wordline khi đọc (Wordline Underdrive) hoặc kích âm Bitline khi ghi (Negative Bitline Boost) để tăng cường tỷ lệ ổn định trong môi trường điện áp thấp.
  3. Nghiên cứu kiến trúc 8T/10T cho miền điện áp dưới ngưỡng (Sub-threshold Operation): Mở rộng đề tài sang các kiến trúc ô nhớ chuyên dụng cho các vi mạch thông minh tự thu nhận năng lượng (Energy-harvesting SoCs).

Đối tượng hưởng lợi

  • Sinh viên và Học viên ngành Kỹ thuật Máy tính / Vi điện tử: Đồ án cung cấp tài liệu tham khảo chi tiết, trực quan về quy trình phân tích và mô phỏng bộ nhớ tĩnh SRAM từ mức transistor cơ bản đến mảng nhớ tích hợp hoàn chỉnh trên phần mềm công nghiệp Cadence Virtuoso.
  • Kỹ sư thiết kế vi mạch số và Custom IC (IC Design Engineers): Cung cấp các số liệu thực nghiệm đo kiểm về độ trễ, công suất và sự đánh đổi giữa các kiến trúc giải mã hàng cũng như mạch khuếch đại cảm nhận, làm cơ sở ra quyết định thiết kế cho các khối Memory IP.
  • Các nhóm nghiên cứu về kiến trúc máy tính: Cung cấp thông số mô hình hóa chính xác về năng lượng và độ trễ ở mức mạch vật lý (Circuit-level parameters) để phục vụ việc mô phỏng kiến trúc hệ thống cấp cao (System-level architecture simulators như gem5, McPAT).

Câu hỏi thường gặp

1. Yêu cầu kỹ thuật phần cứng và phần mềm để tái lập mô phỏng hệ thống này là gì?

Hệ thống yêu cầu máy trạm chạy hệ điều hành Linux (RedHat Enterprise Linux hoặc CentOS 7/8), bộ công cụ thiết kế vi mạch Cadence Virtuoso (phiên bản IC6.1.7 trở lên), công cụ mô phỏng Spectre Circuit Simulator và bộ thư viện thiết kế quy trình GPDK 90nm (Generic Process Design Kit).

2. Tại sao khối khuếch đại cảm nhận (Sense Amplifier) lại bắt buộc phải có trong SRAM 6T $64 \times 64$?

Khi mảng nhớ mở rộng lên 64 hàng, đường dây Bitline ($BL/BLB$) gắn với 64 cực máng (Drain) của các transistor truy cập, tạo nên một điện dung ký sinh ($C_{BL}$) rất lớn. Ô nhớ 6T có kích thước transistor rất nhỏ nên không thể xả nhanh điện áp trên toàn bộ đường Bitline. Khối Sense Amplifier chỉ cần phát hiện độ lệch điện áp rất nhỏ ($\sim 65 - 100\text{mV}$) rồi khuếch đại tức thì lên mức logic toàn dải, giúp giảm hơn 50% thời gian đọc và tiết kiệm năng lượng sạc/xả bitline.

3. Sự khác biệt căn bản giữa cấu trúc giải mã 2-to-4 và 3-to-8 trong mảng nhớ là gì?

Cấu trúc 2-to-4 sử dụng ít transistor hơn nhưng phải xếp tầng nhiều cấp logic hơn để giải mã 6 sang 64, làm tăng độ trễ lan truyền ($135.45\text{ ps}$). Cấu trúc 3-to-8 giảm số tầng logic, giúp đường tín hiệu chọn hàng truyền nhanh hơn ($90.25\text{ ps}$, nhanh hơn 33.37%), nhưng tiêu tốn thêm khoảng 33.3% số lượng transistor cho khối giải mã.

4. Mạch nạp trước (Pre-charge) đóng vai trò gì trong chu kỳ đọc dữ liệu?

Trước khi kích hoạt Wordline để đọc, mạch Pre-charge sử dụng 3 transistor PMOS để kéo cả hai đường $BL$ và $BLB$ lên mức $V_{DD}$ và ngắn mạch chúng lại để triệt tiêu mọi chênh lệch điện áp sót lại từ chu kỳ trước. Nếu không có Pre-charge, trạng thái điện áp cũ trên Bitline có thể ghi đè ngược lại làm đảo lộn dữ liệu đang lưu trong ô nhớ (Read Upset).

5. Làm thế nào để kiểm soát và giảm công suất tiêu thụ tĩnh (Static Power) của SRAM khi ở chế độ nghỉ?

Công suất tĩnh chủ yếu do dòng rò dưới ngưỡng (sub-threshold leakage) và dòng rò qua oxit cổng. Có thể áp dụng các kỹ thuật tiên tiến như: sử dụng transistor đa điện áp ngưỡng (Multi-$V_{th}$), ngắt nguồn cung cấp cho các khối ngoại vi không hoạt động (Power Gating), hoặc áp dụng kỹ thuật phân cực ngược thân (Reverse Body Biasing - RBB) cho mảng ô nhớ ở chế độ chờ (Hold Mode).

Kết luận

Đồ án tốt nghiệp "Thiết kế và đánh giá hiệu năng mảng ô nhớ 6T SRAM 64x64 bit" đã hoàn thành toàn diện các mục tiêu nghiên cứu đặt ra. Nhóm tác giả đã hiện thực hóa thành công một hệ thống mảng nhớ tĩnh hoàn chỉnh dung lượng 512 Byte trên tiến trình bán dẫn GPDK 90nm, từ các tế bào nhớ 6T chuẩn đến các khối chức năng ngoại vi bao gồm khối nạp trước, mạch ghi vi sai, khối giải mã địa chỉ hàng đa cấp và mạch khuếch đại cảm nhận chốt điện áp tốc độ cao.

Kết quả mô phỏng trên Cadence Virtuoso/Spectre đã chứng minh tính đúng đắn về mặt logic trong tất cả các kịch bản kiểm thử đọc/ghi dữ liệu, đồng thời cung cấp những số liệu định lượng có giá trị khoa học cao: kiến trúc giải mã 3 sang 8 giúp giảm $33.37%$ độ trễ truy xuất; mạch khuếch đại cảm nhận dạng chốt giúp tăng tốc độ đọc lên $54.86%$ và cắt giảm $52.95%$ công suất tiêu thụ so với thiết kế truyền thống. Toàn bộ mảng nhớ hoạt động ổn định với công suất trung bình $1.176\text{ mW}$ và công suất rò ở chế độ chờ chỉ $3.888\text{ }\mu\text{W}$. Công trình đóng góp một cơ sở thực nghiệm vững chắc phục vụ công tác nghiên cứu, giảng dạy và phát triển các khối IP vi mạch nhớ trong các hệ thống vi xử lý hiện đại.