Thiết Kế và Đánh Giá Hiệu Năng Mảng Ô Nhớ 6T SRAM 64x64 Bit

Đồ án tốt nghiệp công nghệ kỹ thuật máy tính thiết kế và đánh giá hiệu năng mảng ô nhớ 6T SRAM 64x64 bit, ứng dụng trong hệ thống lưu trữ.

• Tác giả: Phạm Văn Tuấn
• Người hướng dẫn: TS. Đỗ Duy Tân
• Trường học: Trường Đại Học Sư Phạm Kỹ Thuật Thành Phố Hồ Chí Minh
• Chuyên ngành: Công Nghệ Kỹ Thuật Máy Tính
• Đề tài: Thiết Kế và Đánh Giá Hiệu Năng Mảng Ô Nhớ 6T SRAM 64x64 Bit
• Loại tài liệu: Đồ Án Tốt Nghiệp
• Năm xuất bản: 2024
• Địa điểm: Thành Phố Hồ Chí Minh

Mục lục chi tiết

• LỜI CẢM ƠN
• LỜI CAM ĐOAN
• 1. CHƯƠNG 1: TỔNG QUAN
• 1.1. Mục tiêu nghiên cứu
• 1.2. Nội dung nghiên cứu
• 1.3. Hạn chế của đề tài
• 2. CHƯƠNG 2: CƠ SỞ LÝ THUYẾT
• 2.1. Tổng quan về bộ nhớ bán dẫn và SRAM
• 2.1.1. Tổng quan bộ nhớ bán dẫn
• 2.1.2. Tổng quan về SRAM
• 2.2. Kiến trúc ô nhớ
• 2.2.1. Thành phần của SRAM
• 2.2.1.1. Khối mảng ô nhớ
• 2.2.1.2. Khối điều khiển
• 2.2.2. Độ trễ tín hiệu và công suất tiêu thụ
• 2.2.2.1. Công suất tiêu thụ
• 3. CHƯƠNG 3: THIẾT KẾ HỆ THỐNG
• 3.1. Thiết kế sơ đồ khối hệ thống SRAM 6T 64x64
• 3.2. Thiết kế chi tiết khối SRAM 6T 64x64
• 3.2.1. Khối giải mã 2 sang 4
• 3.2.2. Khối giải mã 3 sang 8
• 3.2.3. Khối nạp trước
• 3.2.4. Khối ghi dữ liệu
• 3.2.5. Mảng ô nhớ 6 Transistor (6T SRAM 64x64)
• 3.2.6. Khối khuếch đại cảm nhận
• 4. CHƯƠNG 4: ĐÁNH GIÁ QUA MÔ PHỎNG
• 4.1. Mô hình mô phỏng và định nghĩa các testcase
• 4.2. Mô phỏng ô nhớ (Cell Memory)
• 4.2.1. Mô phỏng và kiểm tra nguyên lý hoạt động của ô nhớ
• 4.2.2. Mô phỏng và kiểm tra các thông số của ô nhớ
• 4.3. Mô phỏng mạch nạp trước (Pre-Charge)
• 4.3.1. Mô phỏng và kiểm tra nguyên lý hoạt động của mạch nạp trước
• 4.3.2. Mô phỏng và kiểm tra các thông số của mạch nạp trước
• 4.4. Mô phỏng mạch ghi (Write-Driver)
• 4.4.1. Mô phỏng và kiểm tra nguyên lý hoạt động của mạch ghi
• 4.4.2. Mô phỏng và kiểm tra các thông số của mạch ghi
• 4.5. Mô phỏng mạch khuếch đại cảm nhận (Sense Amplifier)
• 4.5.1. Mô phỏng mạch khuếch đại cảm nhận dạng linear
• 4.5.2. Mô phỏng mạch khuếch đại cảm nhận dạng latch với 2 transistor truyền dẫn
• 4.6. Mô phỏng mạch giải mã (Decoder)
• 4.6.1. Mô phỏng mạch giải mã từ 2 sang 4
• 4.6.2. Mô phỏng mạch giải mã từ 3 sang 8
• 4.7. Mô phỏng SRAM 6T
• 4.7.1. Mô phỏng SRAM 6T với thiết kế sử dụng khối giải mã 2 sang 4
• 4.7.2. Mô phỏng SRAM 6T với thiết kế sử dụng khối giải mã 3 sang 8
• 4.8. Đánh giá SRAM 6T với khối khuếch đại cảm nhận có Transisor
• 5. CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
• 5.1. Kết luận
• 5.2. Hướng phát triển
• TÀI LIỆU THAM KHẢO

Tóm tắt

I. Tổng quan về thiết kế mảng ô nhớ 6T SRAM 64x64 bit

Mảng ô nhớ 6T SRAM 64x64 bit là một trong những công nghệ quan trọng trong lĩnh vực vi mạch. Thiết kế này không chỉ đáp ứng nhu cầu lưu trữ dữ liệu mà còn tối ưu hóa hiệu suất hoạt động. Việc hiểu rõ về cấu trúc và chức năng của mảng ô nhớ này là rất cần thiết để phát triển các ứng dụng công nghệ cao.

1.1. Đặc điểm nổi bật của mảng ô nhớ SRAM

Mảng ô nhớ SRAM có khả năng lưu trữ dữ liệu nhanh chóng và hiệu quả. Với cấu trúc 6 transistor, nó cung cấp độ tin cậy cao và tiêu thụ năng lượng thấp, điều này rất quan trọng trong các ứng dụng hiện đại.

1.2. Ứng dụng của mảng ô nhớ 6T SRAM

Mảng ô nhớ 6T SRAM được sử dụng rộng rãi trong các thiết bị điện tử như máy tính, điện thoại thông minh và các thiết bị IoT. Sự phát triển của công nghệ này đã giúp cải thiện hiệu suất và giảm kích thước của các thiết bị.

II. Thách thức trong thiết kế mảng ô nhớ 6T SRAM

Mặc dù mảng ô nhớ 6T SRAM mang lại nhiều lợi ích, nhưng cũng đối mặt với nhiều thách thức trong quá trình thiết kế. Các vấn đề như độ trễ, công suất tiêu thụ và khả năng mở rộng là những yếu tố cần được xem xét kỹ lưỡng.

2.1. Độ trễ trong mảng ô nhớ SRAM

Độ trễ là một trong những yếu tố quan trọng ảnh hưởng đến hiệu suất của mảng ô nhớ. Việc tối ưu hóa độ trễ giúp cải thiện tốc độ truy xuất dữ liệu, từ đó nâng cao hiệu quả hoạt động của hệ thống.

2.2. Công suất tiêu thụ của mảng ô nhớ 6T

Công suất tiêu thụ là một yếu tố quan trọng trong thiết kế mảng ô nhớ. Việc giảm thiểu công suất tiêu thụ không chỉ giúp tiết kiệm năng lượng mà còn kéo dài tuổi thọ của thiết bị.

III. Phương pháp thiết kế mảng ô nhớ 6T SRAM 64x64 bit

Để thiết kế mảng ô nhớ 6T SRAM 64x64 bit, cần áp dụng các phương pháp khoa học và công nghệ hiện đại. Việc sử dụng phần mềm mô phỏng và các công cụ thiết kế vi mạch là rất cần thiết để đạt được kết quả tối ưu.

3.1. Sử dụng phần mềm mô phỏng trong thiết kế

Phần mềm mô phỏng như Virtuoso Cadence giúp kiểm tra và đánh giá hiệu suất của mạch thiết kế. Điều này cho phép phát hiện sớm các vấn đề và điều chỉnh thiết kế trước khi sản xuất.

3.2. Tối ưu hóa thiết kế mạch

Tối ưu hóa thiết kế mạch là một bước quan trọng để cải thiện hiệu suất và giảm độ trễ. Việc điều chỉnh các thông số kỹ thuật và cấu trúc mạch giúp đạt được hiệu quả cao nhất.

IV. Đánh giá hiệu năng mảng ô nhớ 6T SRAM

Đánh giá hiệu năng của mảng ô nhớ 6T SRAM là bước quan trọng để xác định khả năng hoạt động của nó. Các chỉ số như độ trễ, công suất tiêu thụ và tốc độ truy xuất dữ liệu cần được phân tích kỹ lưỡng.

4.1. Phân tích độ trễ và công suất

Phân tích độ trễ và công suất tiêu thụ giúp xác định hiệu suất của mảng ô nhớ. Các kết quả mô phỏng cho thấy mảng ô nhớ 6T SRAM có độ trễ thấp và công suất tiêu thụ hợp lý.

4.2. So sánh với các thiết kế khác

So sánh hiệu năng của mảng ô nhớ 6T SRAM với các thiết kế khác như 8T giúp hiểu rõ hơn về ưu điểm và nhược điểm của từng loại. Điều này hỗ trợ trong việc lựa chọn thiết kế phù hợp cho từng ứng dụng.

V. Kết luận và hướng phát triển mảng ô nhớ 6T SRAM

Mảng ô nhớ 6T SRAM 64x64 bit đã chứng minh được vai trò quan trọng trong công nghệ vi mạch. Kết quả nghiên cứu cho thấy nó có tiềm năng lớn trong việc phát triển các ứng dụng công nghệ cao trong tương lai.

5.1. Tương lai của công nghệ SRAM

Công nghệ SRAM sẽ tiếp tục phát triển với những cải tiến về hiệu suất và công suất tiêu thụ. Các nghiên cứu mới sẽ tập trung vào việc tối ưu hóa thiết kế và mở rộng khả năng ứng dụng.

5.2. Ứng dụng trong các lĩnh vực mới

Mảng ô nhớ 6T SRAM có thể được áp dụng trong nhiều lĩnh vực mới như trí tuệ nhân tạo, Internet of Things (IoT) và các thiết bị di động. Điều này mở ra nhiều cơ hội cho sự phát triển công nghệ trong tương lai.

Nội dung chính

Bối cảnh và vấn đề nghiên cứu

Trong tiến trình phát triển của ngành công nghiệp vi mạch bán dẫn, các công nghệ chế tạo mạch tích hợp quy mô lớn (LSI) và quy mô rất lớn (VLSI) dựa trên nền tảng CMOS đóng vai trò chi phối nhờ ưu thế về độ tin cậy, công suất tiêu thụ thấp và mật độ tích hợp linh kiện cao trên một đơn vị diện tích. Trong kiến trúc máy tính hiện đại, khoảng cách về tốc độ xử lý giữa bộ vi xử lý (CPU) và bộ nhớ chính tạo ra nút thắt cổ chai về hiệu năng hệ thống. Bộ nhớ truy xuất ngẫu nhiên tĩnh (SRAM) được sử dụng rộng rãi làm bộ nhớ đệm (cache) do có tốc độ truy xuất cao, tính chất lưu trữ dữ liệu ổn định không cần chu kỳ làm mới định kỳ (refresh cycle) như DRAM. Tuy nhiên, việc tối ưu hóa đồng thời giữa tốc độ truy xuất, độ trễ lan truyền tín hiệu và công suất tiêu thụ trên các mảng ô nhớ SRAM mật độ lớn đặt ra những thách thức kỹ thuật đối với người thiết kế vi mạch.

Mục tiêu nghiên cứu của đề tài được tác giả xác định cụ thể gồm bốn nội dung:

1. Giới thiệu cấu trúc mảng ô nhớ 6T SRAM, phân tích chức năng và nguyên lý hoạt động của các khối chức năng cấu thành.
2. Đánh giá chi tiết hoạt động đọc và ghi dữ liệu thông qua biểu đồ thời gian dạng sóng với từng trường hợp mô phỏng cụ thể.
3. Tính toán độ trễ lan truyền và công suất tiêu thụ của mạch trong các trường hợp đọc và ghi trạng thái logic "0" và "1".
4. Khảo sát và đề xuất các giải pháp cải tiến nhằm nâng cao tính ổn định, giảm độ trễ lan truyền và tối ưu hóa công suất tiêu thụ.

Đối tượng nghiên cứu của đồ án là mảng ô nhớ 6T SRAM cùng các khối mạch ngoại vi điều khiển liên quan. Phạm vi nghiên cứu về mặt không gian và kiến trúc giới hạn ở quy mô mảng ô nhớ 64x64 bit (tương đương 4096 bit, dung lượng 512 Byte). Về công nghệ thực thi, đề tài triển khai thiết kế nguyên lý và kiểm chứng mô phỏng trên tiến trình công nghệ CMOS gpdk90nm thuộc phần mềm chuyên dụng Virtuoso Cadence, không mở rộng sang chế tạo vật lý trên chip thực tế.

Cơ sở lý thuyết và phương pháp nghiên cứu

Nghiên cứu được xây dựng trên nền tảng lý thuyết về bộ nhớ bán dẫn và phân cấp bộ nhớ máy tính. Tác giả tổng hợp sự phát triển từ bộ nhớ lõi từ đến các công nghệ bộ nhớ bán dẫn lưỡng cực (BJT như SP95 của IBM năm 1965) và công nghệ CMOS hiện đại. Hệ thống phân loại bộ nhớ bán dẫn trong đồ án bao gồm: bộ nhớ khả biến (RAM gồm SRAM và DRAM) và bộ nhớ bất biến (ROM, PROM, EPROM, EEPROM, FLASH). Cấu trúc ô nhớ cơ bản được nghiên cứu là cấu hình 6T SRAM, gồm hai cổng đảo CMOS ghép chéo tạo thành chốt lưu trữ dữ liệu (bốn transistor gồm hai pMOS kéo lên và hai nMOS kéo xuống) kết hợp với hai transistor nMOS truy cập được điều khiển bởi đường chọn từ (Word Line - WL).

Phương pháp nghiên cứu chính là thiết kế mạch vi mô ở mức transistor và mô phỏng kiểm chứng dạng sóng trên công cụ Cadence Virtuoso. Các thông số điện học được định lượng thông qua hệ thống công thức giải tích chuẩn:

• Độ trễ lan truyền tín hiệu qua cổng logic ($t_{PD}$): $$t_{PD} = \frac{t_{PHL} + t_{PLH}}{2}$$ Trong đó $t_{PLH}$ là thời gian trễ khi tín hiệu chuyển từ mức thấp lên mức cao, $t_{PHL}$ là thời gian trễ khi chuyển từ mức cao xuống mức thấp.
• Tốc độ chuyển mạch tín hiệu ($t_{rf}$): $$t_{rf} = \frac{t_r + t_f}{2}$$ Với $t_r$ là thời gian cạnh lên (từ 20% đến 80% giá trị ổn định) và $t_f$ là thời gian cạnh xuống (từ 80% xuống 20% giá trị ổn định).
• Công suất tiêu thụ tức thời $P(t) = U(t) \cdot I(t)$ và công suất trung bình trong chu kỳ $T$: $$P_{avg} = \frac{1}{T} \int_0^T P(t) , dt$$ Công suất tổng bao gồm công suất tĩnh do dòng rò ($P_{static}$) và công suất động ($P_{dynamic}$), trong đó công suất động bao gồm công suất chuyển mạch và công suất ngắn mạch: $$P_{total} = P_{dynamic} + P_{static} = P_{switching} + P_{short-circuit} + P_{static}$$

Nguồn dữ liệu đánh giá thu được từ việc thiết lập các kịch bản kiểm thử (testcases) mô phỏng transient trong môi trường Virtuoso Cadence với thư viện công nghệ gpdk90nm, cùng các dữ liệu tham khảo đối sánh từ các công trình nghiên cứu về kiến trúc SRAM 6T, 7T, 8T, 4T, 5T trước đó.

Thiết kế và triển khai hệ thống vi mạch

Kiến trúc tổng thể của mảng ô nhớ 6T SRAM 64x64 bit bao gồm mảng lưu trữ trung tâm và bốn khối mạch ngoại vi phối hợp hoạt động:

1. Khối giải mã hàng (Row Decoder): Nhận 6 bit địa chỉ đầu vào và giải mã thành 64 đường tín hiệu ngõ ra kết nối trực tiếp đến các đường WL của mảng ô nhớ. Tác giả khảo sát hai phương án thiết kế kiến trúc đa cấp:
   • Phương án ghép từ bộ giải mã 2 sang 4: Sử dụng cổng logic AND 3 ngõ vào và các cổng đảo. Phương án này sử dụng ít transistor hơn trên mỗi khối đơn lẻ nhưng đòi hỏi nhiều tầng logic, dẫn đến tăng độ trễ lan truyền.
   • Phương án ghép từ bộ giải mã 3 sang 8: Sử dụng các cổng NOT và AND 3 ngõ vào theo cấu trúc tích cực khi chân cho phép EN ở mức '1'. Thiết kế này giảm bớt số tầng logic trung gian, qua đó rút ngắn độ trễ chọn hàng nhưng tiêu tốn số lượng transistor lớn hơn và làm tăng công suất tiêu thụ tổng thể.

Chân tín hiệu	Trạng thái cấm (EN = 0)	Mã hóa D0	Mã hóa D1	Mã hóa D2	Mã hóa D3
EN	0	1	1	1	1
A0	X	0	1	0	1
A1	X	0	0	1	1
Ngõ ra tích cực	Không có (tất cả = 0)	D0 = 1	D1 = 1	D2 = 1	D3 = 1

2. Khối nạp trước (Pre-charge Circuit): Được bố trí trên từng cặp đường bit (Bit Line - BL và Bit Line Bar - BLB), sử dụng 3 transistor pMOS (M1, M2, M3) kích hoạt bởi mức logic thấp của tín hiệu điều khiển PRE. Transistor M2 và M3 có chân nguồn nối lên nguồn VDD để kéo điện áp của BL và BLB lên mức cao. Transistor M1 kết nối giữa hai đường bitline nhằm mục đích cân bằng điện thế hai bên, ngăn ngừa hiện tượng sai lệch điện áp trước khi bước vào chu kỳ đọc hoặc ghi.

3. Khối ghi dữ liệu (Write Driver Circuit): Điều khiển quá trình đưa dữ liệu từ đường dữ liệu vào (Data_in) nạp vào ô nhớ dưới sự cho phép của xung điều khiển WE (Write Enable). Khi WE = 1, mạch thiết lập trạng thái đối nghịch trên cặp đường bit:

Tín hiệu WE	Dữ liệu vào (Data_in)	Mức logic BL	Mức logic BLB	Trạng thái hoạt động
0	X	Q (giữ nguyên)	Q_bar (giữ nguyên)	Chế độ duy trì / Không ghi
1	0	0	1	Ghi bit "0" vào ô nhớ
1	1	1	0	Ghi bit "1" vào ô nhớ

4. Khối mảng ô nhớ 6T (6T SRAM Cell Array): Gồm 4096 ô nhớ được tổ chức thành 64 hàng và 64 cột. Mỗi ô nhớ sử dụng 4 transistor tạo thành hai bộ đảo mắc chéo giữ trạng thái tại điểm nút N0 và N1, cùng 2 transistor đóng cắt M4, M5 đóng vai trò công tắc truyền dữ liệu giữa N0, N1 và cặp đường bit BL, BLB khi đường WL được kéo lên mức cao.

5. Khối khuếch đại cảm nhận (Sense Amplifier - SA): Được thiết kế nhằm khắc phục hạn chế về kích thước nhỏ và khả năng phóng điện chậm của ô nhớ khi kích hoạt đường bit có điện dung lớn. Mạch có nhiệm vụ phát hiện và khuếch đại sự chênh lệch điện áp nhỏ giữa BL và BLB khi có tín hiệu kích hoạt Sense Enable (SE/SEN) đưa về mức tín hiệu số hoàn chỉnh. Nhóm nghiên cứu thiết kế và so sánh hai cấu trúc:

   • Bộ khuếch đại cảm nhận tuyến tính (Linear Sense Amplifier).
   • Bộ khuếch đại cảm nhận dạng chốt có transistor truyền dẫn (Latch-type Sense Amplifier with pass transistors): Bổ sung transistor truyền dẫn để cách ly ngõ vào và ngõ ra của bộ khuếch đại khỏi tải điện dung lớn của đường bitline sau khi quá trình cảm nhận bắt đầu, giúp hạn chế dòng tiêu thụ không mong muốn và giảm độ trễ đầu ra.

Nội dung chính theo từng chương

Chương 1: Tổng quan

Chương 1 trình bày bối cảnh lịch sử phát triển của công nghệ máy tính từ hệ thống ENIAC sử dụng 18.000 ống hút chân không đến sự bùng nổ của mạch tích hợp CMOS và nhu cầu bức thiết về bộ nhớ lưu trữ tốc độ cao trong các hệ thống nhúng và IoT. Tác giả tiến hành điểm luận bốn công trình nghiên cứu tiền nhiệm liên quan đến kiến trúc SRAM:

• Nghiên cứu của [1] về bộ nhớ SRAM đồng bộ 32KB với kỹ thuật dự trữ hàng/cột và giải mã đa tầng.
• Nghiên cứu của [2] về so sánh ưu điểm hiệu năng và công suất giữa cấu trúc ô nhớ 8T và 6T.
• Nghiên cứu của [3] về phân tích hiệu suất vi mạch sử dụng OPDK kênh p và kênh n trong Cadence.
• Nghiên cứu của [4] về so sánh diện tích, thời gian truy cập và công suất của các mảng ô nhớ SRAM 16 bit trên các cấu trúc 4T, 5T, 6T ở tiến trình CMOS 45nm. Từ đó, tác giả xác định mục tiêu của đề tài là khảo sát sâu mảng ô nhớ 6T SRAM kích thước 64x64 bit trên tiến trình 90nm nhằm tối ưu hóa công suất và thời gian trễ.

Chương 2: Cơ sở lý thuyết

Chương 2 cung cấp nền tảng lý thuyết chi tiết về phân loại bộ nhớ bán dẫn, kiến trúc phân cấp bộ nhớ truyền thống gồm ba cấp: SRAM (nhanh, mật độ thấp, làm cache), DRAM (giá thấp hơn, dung lượng lớn hơn, làm bộ nhớ chính) và ổ đĩa từ/rắn (dung lượng rất lớn, tốc độ chậm, dùng lưu trữ ngoài). Tác giả phân tích các đặc trưng vật lý cơ bản của SRAM gồm: tính truy xuất ngẫu nhiên độc lập không qua ô nhớ liền kề, tính lưu trữ tĩnh dựa trên cấu trúc flip-flop không cần chu kỳ làm mới, tính bay hơi khi ngắt nguồn điện, và mức tiêu thụ điện năng tĩnh/động. Chương này cũng chuẩn hóa các công thức toán học đo lường độ trễ lan truyền, thời gian sườn xung và các thành phần công suất (công suất ngắn mạch, công suất chuyển mạch và dòng rò tĩnh).

Chương 3: Thiết kế hệ thống

Chương 3 tập trung vào thiết kế sơ đồ nguyên lý mức transistor cho từng khối chức năng của hệ thống 6T SRAM 64x64 bit. Tác giả trình bày cấu trúc logic chi tiết của bộ giải mã 2 sang 4 (gồm 4 cổng AND 3 ngõ vào và 2 cổng đảo) và bộ giải mã 3 sang 8 (gồm 8 cổng AND 3 ngõ vào và 3 cổng đảo). Mạch nạp trước được thiết kế bằng 3 transistor pMOS nhằm thiết lập trạng thái ban đầu của đường bitline bằng VDD. Mạch ghi dữ liệu được xây dựng để tạo mức đảo trạng thái giữa BL và BLB phục vụ ghi bit logic 0 hoặc 1. Đối với mảng ô nhớ 6T, tác giả phân tích chi tiết sơ đồ 6 transistor, nguyên lý chốt dữ liệu tại hai điểm N0 và N1, cùng việc nhận diện hai trường hợp lỗi phát sinh điển hình: lỗi mất dữ liệu khi đọc (do kích thước transistor truy cập không phù hợp làm thay đổi điện áp nút nhớ) và lỗi không đảo được trạng thái khi ghi. Phần cuối chương trình bày hai kiến trúc bộ khuếch đại cảm nhận dạng chéo truyền thống và dạng chốt có transistor truyền dẫn.

Chương 4: Đánh giá qua mô phỏng

Chương 4 ghi nhận toàn bộ quá trình thiết lập mô hình mô phỏng, định nghĩa kịch bản kiểm thử và thu thập kết quả đo lường cho từng khối riêng lẻ cũng như toàn bộ mảng ô nhớ SRAM 64x64 bit trên phần mềm Virtuoso Cadence:

• Kiểm tra chức năng đọc/ghi đơn lẻ của ô nhớ 6T qua các trường hợp lưu trữ dữ liệu bit "0" và bit "1".
• Đánh giá dạng sóng đáp ứng và thời gian phục hồi mức logic của mạch nạp trước.
• Đo kiểm logic hoạt động của mạch ghi dữ liệu theo bảng trạng thái.
• Đánh giá so sánh đáp ứng điện áp và độ lợi của hai cấu trúc mạch khuếch đại cảm nhận (linear và latch).
• Mô phỏng chức năng giải mã địa chỉ hàng 6 sang 64 theo hai phương án ghép (từ khối 2 sang 4 và từ khối 3 sang 8).
• Đo đạc chi tiết trên toàn hệ thống SRAM 6T kích thước 512 Byte: khảo sát dạng sóng ngõ ra OUT1, OUT2, OUT3; đo đạc dòng điện tiêu thụ tức thời và trung bình ở các trạng thái EN = 0, PRE = 1, quá trình đọc, quá trình ghi và quá trình giữ dữ liệu; xác định độ trễ tín hiệu giữa các ngõ vào và ngõ ra tương ứng.

Chương 5: Kết luận và hướng phát triển

Chương 5 đúc kết các kết quả đạt được về mặt thiết kế mạch nguyên lý, phân tích các chỉ số hiệu năng và công suất đã mô phỏng. Đồng thời, chương này chỉ ra các hạn chế về mặt triển khai layout vật lý và gợi mở các hướng mở rộng nghiên cứu trong tương lai nhằm nâng cao hiệu năng mảng ô nhớ.

Kết quả và đóng góp

Nghiên cứu đã hoàn thành việc thiết kế và kiểm chứng mô phỏng toàn diện mảng ô nhớ 6T SRAM quy mô 64x64 bit (dung lượng 512 Byte) sử dụng thư viện công nghệ CMOS gpdk90nm với nguồn cấp chuẩn. Các kết quả cụ thể bao gồm:

1. Khảo sát và đánh giá khối giải mã địa chỉ hàng:

   • Việc sử dụng khối giải mã 2 sang 4 giúp tối thiểu hóa số lượng transistor sử dụng trong một cell giải mã, nhưng do phải ghép nhiều tầng để tạo ra bộ giải mã 6 sang 64 ngõ ra, mạch có độ trễ lan truyền cao hơn.
   • Ngược lại, bộ giải mã xây dựng từ các khối 3 sang 8 giảm thiểu số tầng trễ trung gian, giúp xung chọn đường từ WL kích hoạt nhanh hơn, tuy nhiên làm tăng đáng kể diện tích chiếm dụng và công suất tiêu thụ của mạch giải mã.

2. Cải tiến khối khuếch đại cảm nhận (Sense Amplifier):

   • Cấu trúc mạch khuếch đại cảm nhận dạng chốt có bổ sung transistor truyền dẫn đã cách ly thành công đầu ra của bộ khuếch đại khỏi đường bitline có dung tích ký sinh lớn.
   • Giải pháp này giúp giảm tiêu tán điện năng trên các đường bitline trong quá trình đọc dữ liệu, đồng thời cải thiện đáng kể tốc độ tái tạo mức logic ra so với phương pháp truyền thống dùng hai cổng đảo mắc nối tiếp.

3. Đo đạc định lượng hoạt động hệ thống toàn diện:

   • Mô phỏng kiểm chứng thành công các chế độ hoạt động: chu kỳ nạp trước ($PRE = 0$), chu kỳ ghi dữ liệu ($WE = 1$), chu kỳ đọc dữ liệu thông qua bộ khuếch đại ($SE = 1$) và trạng thái duy trì ($WL = 0$).
   • Thu thập đầy đủ các dạng sóng thời gian và giá trị dòng điện tiêu thụ tại các mốc hoạt động: khi mạch bị cấm ($EN = 0$), khi nạp trước ($PRE = 1$), trong quá trình đọc/ghi và giá trị dòng điện trung bình của toàn mảng bộ nhớ.
   • Xác định được các giá trị độ trễ quan trọng: độ trễ lan truyền từ tín hiệu cho phép EN đến đường chọn D, độ trễ từ tín hiệu PRE đến cặp đường bit BL/BLB, độ trễ từ tín hiệu ghi WE đến đường bit, và độ trễ phản hồi từ xung SE đến các ngõ ra dữ liệu số OUT1, OUT2, OUT3.

Về mặt đóng góp, đề tài đã cụ thể hóa việc phân tích và đánh giá đánh đổi (trade-off) giữa số lượng linh kiện, diện tích, công suất tiêu thụ và tốc độ truy xuất trên các khối chức năng quan trọng của SRAM ở tiến trình 90nm, đưa ra cơ sở thiết kế để lựa chọn cấu hình mạch ngoại vi phù hợp cho các dòng vi mạch nhớ chuyên dụng.

Hạn chế và hướng nghiên cứu tiếp

Theo nhận xét của giảng viên hướng dẫn và nội dung tự đánh giá trong báo cáo, đồ án tồn tại một số hạn chế:

• Phạm vi nghiên cứu mới dừng lại ở mức mô phỏng kiểm tra nguyên lý hoạt động, đo đạc thông số điện học trên sơ đồ nguyên lý (schematic level) và so sánh các phương án thiết kế để tối ưu công suất, hiệu năng; chưa hoàn thiện thiết kế layout mặt nạ vật lý và chưa thực hiện kiểm tra hậu mô phỏng (post-layout simulation có trích xuất ký sinh DRC/LVS) cho toàn bộ mảng ô nhớ 64x64 bit.
• Chất lượng một số hình ảnh biểu đồ dạng sóng và sơ đồ nguyên lý trong báo cáo cần được tinh chỉnh để đạt độ sắc nét cao hơn.
• Cấu trúc mảng ô nhớ chỉ giới hạn ở mức 64x64 bit, chưa đánh giá tác động của điện dung ký sinh trên các đường bitline và wordline khi mở rộng dung lượng lên các mảng kích thước lớn hơn (như kilobyte hoặc megabyte).

Các hướng phát triển tiếp theo được tác giả đề xuất bao gồm:

• Tiến hành thực hiện layout vật lý hoàn chỉnh cho mảng ô nhớ và các khối ngoại vi bằng công cụ Virtuoso Layout, tiến hành kiểm tra DRC, LVS và đánh giá lại độ trễ, công suất thực tế sau khi trích xuất ký sinh (parasitic extraction).
• Mở rộng nghiên cứu và so sánh hiệu năng của mảng ô nhớ 6T với các cấu trúc ô nhớ tiên tiến khác như 8T hoặc 10T SRAM nhằm khắc phục triệt để hiện tượng nhiễu loạn dữ liệu trong quá trình đọc (read disturbance).

Giá trị tham khảo

Đồ án tốt nghiệp là tài liệu tham khảo hữu ích cho:

• Sinh viên chuyên ngành Công nghệ Kỹ thuật Máy tính, Kỹ thuật Điện tử - Viễn thông và Thiết kế Vi mạch đang theo học các học phần thiết kế vi mạch tích hợp cỡ lớn (VLSI Design) và thiết kế mạch tích hợp số (Digital IC Design).
• Người học và kỹ sư mới bắt đầu làm quen với quy trình thiết kế và mô phỏng mạch bán dẫn trên bộ công cụ công nghiệp Cadence Virtuoso ở tiến trình 90nm.
• Những nghiên cứu tiếp theo cần tài liệu đối sánh về các cấu hình mạch ngoại vi của SRAM, đặc biệt là phần phân tích chi tiết nguyên lý hoạt động của mạch nạp trước 3-pMOS, mạch ghi dữ liệu, bộ giải mã đa tầng và mạch khuếch đại cảm nhận dạng chốt.

Câu hỏi thường gặp

1. Mảng ô nhớ trong đồ án có kích thước và dung lượng lưu trữ là bao nhiêu?
Mảng ô nhớ được thiết kế với cấu hình 64 hàng và 64 cột ô nhớ 6T, tương đương tổng dung lượng 4096 bit (512 Byte dữ liệu).

2. Đồ án sử dụng công nghệ bán dẫn nào và công cụ phần mềm nào để thiết kế, mô phỏng?
Nghiên cứu sử dụng tiến trình công nghệ bán dẫn CMOS gpdk90nm (Generic Process Design Kit 90nm) và thực hiện thiết kế, mô phỏng trên phần mềm Cadence Virtuoso.

3. Khối nạp trước (Pre-charge) của mạch SRAM được cấu tạo như thế nào và nguyên lý cân bằng điện thế ra sao?
Khối nạp trước được cấu tạo từ 3 transistor pMOS (M1, M2, M3) điều khiển bởi chân tín hiệu PRE. Khi PRE ở mức thấp, hai transistor M2 và M3 kéo điện áp của hai đường BL và BLB lên mức VDD; transistor M1 nối giữa BL và BLB có chức năng phóng/nạp điện áp chênh lệch giữa hai đường để cân bằng điện thế hai bên trước khi thực hiện thao tác truy xuất bộ nhớ.

4. Sự đánh đổi giữa hai phương án thiết kế bộ giải mã hàng 6 sang 64 trong đồ án là gì?
Phương án ghép từ bộ giải mã 2 sang 4 sử dụng ít transistor trên từng khối đơn lẻ nhưng tạo ra nhiều tầng logic trung gian, dẫn đến độ trễ lan truyền tín hiệu lớn. Phương án ghép từ bộ giải mã 3 sang 8 giảm thiểu số tầng logic giúp rút ngắn độ trễ kích hoạt đường WL, nhưng lại tiêu tốn nhiều transistor hơn, làm tăng diện tích chiếm dụng và công suất tiêu thụ của mạch.

5. Vì sao cần sử dụng bộ khuếch đại cảm nhận dạng chốt có transistor truyền dẫn thay vì hai cổng NOT nối tiếp truyền thống?
Ô nhớ 6T có kích thước hình học nhỏ nên không thể xả điện nhanh trên đường bitline có điện dung lớn, dẫn đến việc chuyển mạch chậm và tiêu hao nhiều năng lượng. Bộ khuếch đại cảm nhận dạng chốt có transistor truyền dẫn giúp phát hiện chênh lệch điện áp nhỏ nhanh chóng, đồng thời cô lập đầu ra khỏi tải dung của đường bitline, giúp giảm tiêu hao công suất động và rút ngắn thời gian đọc tín hiệu số.

Kết luận

Đồ án tốt nghiệp "Thiết kế và đánh giá hiệu năng mảng ô nhớ 6T SRAM 64x64 bit" của sinh viên Phan Lê Gia Hân và Phạm Văn Tuấn dưới sự hướng dẫn của TS. Đỗ Duy Tân đã hoàn thành việc thiết kế chi tiết nguyên lý mảng ô nhớ 512 Byte trên tiến trình CMOS 90nm. Báo cáo phân tích rõ nét cấu trúc hoạt động của các khối chức năng ngoại vi bao gồm mạch giải mã đa cấp, mạch nạp trước cân bằng điện áp, mạch ghi dữ liệu và mạch khuếch đại cảm nhận dạng chốt tối ưu công suất. Toàn bộ nguyên lý đọc, ghi và duy trì trạng thái dữ liệu đã được kiểm chứng dạng sóng nhất quán thông qua môi trường mô phỏng Virtuoso Cadence. Đây là công trình kỹ thuật có giá trị tham khảo học thuật rõ ràng về phương pháp thiết kế vi mạch nhớ bán dẫn và phân tích các chỉ số đánh đổi điện học ở mức sơ đồ nguyên lý.

Trích đoạn nội dung tài liệu

Đặt vấn đề Hiện nay các thiết bị điện tử đã không ngừng được cải tiến và nâng cao giá trị của chúng nhằm phục vụ nhu cầu của con người một cách toàn diện. Đơn cử ta có thể nói đến chiếc máy tính đầu tiên được đưa vào vận hành với tên gọi ENIAC (Electronic Numerical Integrator and Calculator) với kích thước đồ sộ này đã chiếm hết căn phòng 6x12 m2 và cần đến 18,000 ống hút chân không, so với ngày nay một chiếc laptop hay một thiết bị điện thoại di động cũng có các chức năng vượt trội hơn so với máy tính đời đầu nhưng kích thước lại rất nhỏ. Để làm được điều này không thể phủ định sự giúp ích rất lớn của công nghệ bán dẫn. Lĩnh vực sản xuất vi mạch với những con chip có vẻ ngoài nhỏ bé nhưng có sức mạnh bên trong thì không nhỏ.

Trải qua nhiều giai đoạn tích hợp các bóng bán dẫn trên cùng một diện tích nhỏ đã trở thành cuộc chạy đua ra mắt sản phẩm của các công ty công nghệ lớn như: Intel, Samsung, TSMC. Sự hình thành và phát triển của ngành nhúng và IoT đáp ứng hầu hết các ứng dụng đòi hỏi sự phức tạp và hiện đại trong lĩnh vực đời sống. Nhưng để các hệ thống hoạt động được chính xác, thì chúng cần được lập trình sẵn các chức năng bởi các dòng lệnh và được lưu trữ vào bộ nhớ được tạo ra từ mạch tích hợp. Nhắc đến lưu trữ thì cần phải nhắc đến ROM (Read Only Memory) và RAM (Random Access Memory).

RAM được chia thành hai loại chính là SRAM và DRAM. SRAM, còn được biết đến là RAM tĩnh, bao gồm các mạch có khả năng duy trì trạng thái của chúng miễn là nguồn điện được cung cấp. Do đó, SRAM yêu cầu một nguồn điện cố định để hoạt động, và mọi thông tin và dữ liệu trên SRAM sẽ bị mất khi nguồn điện bị ngắt. DRAM, còn được gọi là RAM động, có khả năng lưu trữ thông tin nhị phân dưới dạng điện tích được áp dụng cho các tụ điện.

Để đảm bảo rằng thông tin được lưu trữ trên các tụ điện được duy trì, các tụ điện cần được sạc định kỳ. Với mong muốn tìm hiểu cơ chế hoạt động một cách chính xác của SRAM cũng như các bộ phận của nó nhóm sinh viên thực hiện đã tiến hành đi tìm hiểu và thiết kế bộ nhớ SRAM dựa trên 6T CMOS và trên công nghệ gpdk90nm 15 bằng phần mềm Virtuoso Cadence nhằm đem các kiến thức liên quan đến SRAM đến với mọi người và cũng như việc đánh giá độ trễ, công suất của bộ nhớ và layout từng mạch so với mạch nguyên lý đã được thiết kế. Từ đó tiến hành việc nâng cấp các thiết kế này để tạo ra một đầu ra ổn định, giảm độ trễ, công suất tiêu thụ cũng như kích thước của chip trong quá trình layout, nhóm chúng tôi xin đưa ra đề tài “THIẾT KẾ VÀ ĐÁNH GIÁ HIỆU NĂNG MẢNG Ô NHỚ 6T SRAM 64X64 BIT”. Đây là đề tài hướng đến việc nghiên cứu và phát triển SRAM theo nhiều hướng khác nhau, góp phần nâng cao sự phát triển của công nghệ bán dẫn trong việc sản xuất bộ nhớ nói chung và SRAM nói riêng.

Với đề tài này cũng đã có nhiều cá nhân hay nhóm đã thực hiện nghiên cứu ví dụ như: Trong [1] bài báo nói về thiết kế bộ nhớ Sram đồng bộ 32KB với kỹ thuật dự trữ hàng và cột. Kết hợp sơ đồ thiết kế cùng với các kỹ thuật như tự căn chỉnh thời gian, đa hợp và giải mã đa tầng, nên thiết kế đạt được hiệu suất cao về tốc độ và công suất. So sánh tốc độ truy xuất dữ liệu và công suất tiêu thụ của các kiến trúc SRAM khác nhau như 6T, 7T, 8T. Trong [2] bài báo nói về sự so sánh và phân tích các ưu điểm có được của thiết kế 8T so với thiết kế 6T được dùng cho các ô nhớ SRAM.

Đưa ra phân tích, so sánh chi tiết về công suất và thời gian trễ với các điều kiện hoạt động khác nhau trong thiết kế. Trong [3] bài báo đã trình bày về thiết kế và phân tích hiệu suất của vi mạch với pentacene p-channel và fullerene n-channel OPDK trong Cadence CAD. Với p, n điện áp ngưỡng thay đổi làm cho việc trì hoãn tín hiệu bên trong CMOS thấp, cải thiện hiệu suất đọc/ghi của SRAM. Tuy nhiên, bài báo chưa so sánh hiệu suất đạt được cũng như là độ trì hoãn của SRAM cấu trúc tế bào so với các cấu trúc SRAM khác và cũng chưa trình bày rõ nguyên lý hoạt động đọc/ghi.

Trong [4] bài báo nói về sự so sánh 16bit SRAM bằng thiết kế ô nhớ SRAM khác nhau như 4T, 5T, 6T trong công nghệ CMOS 45nm. So sánh về công suất, thời gian truy cập và diện tích của 1 bit ô nhớ trong 3 kiến trúc SRAM khác nhau. Với các bài nghiên cứu bên trên nhóm sinh viên quyết định chọn đề tài này để thực hiện cải thiện về các vấn đề hiệu năng, tính ổn định, công suất, kích thước cũng 16 như thực hiện mô phỏng và kiểm tra kĩ từ giai đoạn đọc/ghi so với các đề tài trên. Mục tiêu nghiên cứu Đề tài này được thực hiện nhằm mục tiêu: - Giới thiệu về cấu trúc 6T SRAM gồm các thành phần, mô tả chức năng hoạt động của SRAM.

- Đánh giá hoạt động đọc/ghi dữ liệu trên biểu đồ thời gian với từng trường hợp mô phỏng cụ thể. - Sau khi vẽ mạch và mô phỏng thì sinh viên thực hiện tiếp tục tính toán công suất, độ trễ trong các trường hợp đọc/ghi trạng thái “0” và “1”. - Thực hiện các biện pháp cải tiến về mặt ổn định, độ trễ, công suất tiêu thụ. Nội dung nghiên cứu Tiến hành tìm hiểu thông tin chi tiết về SRAM6T.

Tìm hiểu tổng quan về công cụ của Cadence cụ thể là Virtuoso Cadence. Thực hiện nghiên cứu, phân tích, xây dựng sơ đồ khối tổng quát. Thiết kế mạch nguyên lí và thực hiện đóng gói. Mô phỏng, kiểm tra nguyên lý hoạt động và tính toán độ trễ.

Tối ưu hóa công suất, độ trễ và diện tích của SRAM6T. Hạn chế của đề tài Nội dung đề tài chủ yếu đề cập và làm rõ các vấn đề liên quan đến SRAM 6T cùng với sự phát triển của ô nhớ SRAM đầy đủ. Để làm rõ được vấn đề và quan sát được trạng thái hoạt động đọc/ghi đó thì sinh viên thực hiện dùng công nghệ 90nm để vẽ mạch và mô phỏng. Trong quá trình vẽ mạch và mô phỏng thì người thực hiện dừng lại ở mức SRAM 64x64 bit.

Bố cục Chương 1: Tổng quan. Trong chương này, sinh viên thực hiện giới thiệu về hướng vi mạch nói chung và SRAM nói riêng. Giới thiệu về tình hình nghiên cứu hiện nay, mục tiêu của đề tài, giới hạn của đề tài cũng như bố cục của đồ án. 17 Chương 2: Cơ sở lý thuyết.

Ở chương này, sinh viên thực hiện nói về cấu tạo và các thành phần trong một bộ nhớ SRAM, nêu lên cụ thể các lý thuyết có liên quan và giới thiệu về phần mềm Cadence được sử dụng để thực hiện đề tài này. Chương 3: Thiết kế hệ thống. Ở chương này, sinh viên thực hiện phân tích quy trình đọc/ghi dữ liệu theo từng trường hợp cố định để đưa ra bản thiết kế hoàn chỉnh. Sau đó, ghép các thành phần lại và giải thích chức năng hoạt động của từng mạch.

Chương 4: Đánh giá qua mô phỏng. Trong chương này, sinh viên thực hiện nói đến các vấn đề liên quan đến kiểm tra đánh giá các trạng thái đọc/ghi được thể hiện qua các trường hợp mô phỏng. Chương 5: Kết luận và hướng phát triển. Trong chương này, sinh viên thực hiện sẽ đưa ra các kết luận về đề tài với những thành quả đã làm và đạt được, bên cạnh đó sẽ nêu những mặt còn hạn chế so với mục tiêu đã đề ra và nêu lên hướng phát triển lớn hơn cho đề tài trong tương lai.

18 CHƯƠNG 2: CƠ SỞ LÝ THUYẾT 2.1 Tổng quan về bộ nhớ bán dẫn và SRAM 2.1 Tổng quan bộ nhớ bán dẫn Bộ nhớ bán dẫn là một thiết bị được sử dụng để lưu trữ dữ liệu số. Bao gồm bộ nhớ lõi từ, vì các chất bán dẫn điện tử này thuộc dạng rắn bao gồm các bóng bán dẫn tiếp giáp lưỡng cực (BJT) nên nó không thể được sử dụng thực tế để làm các phần tử lưu trữ kỹ thuật số. Bộ nhớ bán dẫn sớm nhất có từ những năm 1960 với bộ nhớ lưỡng cực sử dụng bóng bán dẫn lưỡng cực. Bộ nhớ bán dẫn lưỡng cực làm từ các thiết bị rời rạc được Texas Instruments chuyển giao lần đầu tiên cho không quân Hoa Kỳ vào năm 1961.

Về trạng thái rắn bộ nhớ tích hợp được ứng dụng Bob Norman tại Fairchild Semiconductor. Bộ nhớ bán dẫn lưỡng cực đầu tiên là SP95 được IBM giới thiệu vào năm 1965. Trong khi bộ nhớ lưỡng cực cung cấp hiệu suất cải thiện hơn bộ nhớ lõi từ, nó không thể cạnh tranh với mức giá thấp hơn của bộ nhớ lõi từ. Bộ nhớ lưỡng cực không thể thay thế bộ nhớ lõi từ vì các mạch lậht lưỡng cực quá lớn và đắt tiền.

Ngày nay, người thực hiện nghe nhiều về flip flops như một thiết bị nhớ điện tử và thường thấy chúng được lắp ghép với nhau tạo thành các thanh ghi để lưu trữ và chuyển dịch dữ liệu. Flip-flops là phần tử bộ nhớ tốc độ cao được sử dụng bên trong của máy tính, nơi dữ liệu được chuyển tiếp liên tục từ nơi này sang nơi khác trong chu kỳ hoạt động. Với sự phát triển và tiến bộ của công nghệ sản xuất LSI và VLSI, bộ nhớ bán dẫn với công nghệ sản xuất bóng bán dẫn lưỡng cực và CMOS đã trở nên phát triển và có tốc độ nhanh nhất hiện nay, giá thành cũng dần được giảm xuống. Liên quan đến cấu trúc chung của bộ nhớ bán dẫn, có thể dễ dàng nhận thấy chúng được hình thành từ các ô nhớ.

Mỗi ô nhớ được gọi là một bit và một nhóm ô nhớ tạo thành một từ (word) nhớ dùng để biểu diễn các lệnh hoặc dữ liệu ở dạng nhị phân. Tuy nhiên, vì số lượng từ (word) trong bộ nhớ bán dẫn quá lớn, nên các phương pháp khác nhau để giảm thiểu số lượng đường tín hiệu trong thiết kế. Khối giải 19 mã địa chỉ sẽ được sử dụng, hình 2.1 biểu thị chức năng giúp giảm số đường địa chỉ của khối giải mã trong kiến trúc bộ nhớ bán dẫn [9].1: Vai trò của khối giải mã trong bộ nhớ bán dẫn [4].