Giới thiệu dự án
Trong kỷ nguyên vi điện tử và viễn thông tốc độ cao, hệ thống vòng khóa pha (Phase-Locked Loop - PLL) đóng vai trò là khối chức năng cốt lõi (IP Core) không thể thiếu trong các vi mạch tích hợp (ASIC/SoC), bộ vi xử lý và hệ thống thu phát vô tuyến (RF Transceiver). Theo các khảo sát công nghiệp vi mạch, hơn 90% vi điều khiển và bộ xử lý tín hiệu số (DSP) hiện đại phụ thuộc vào PLL để tổng hợp xung nhịp đồng hồ tốc độ cao, khử trôi pha và phục hồi dữ liệu từ kênh truyền tín hiệu số băng thông rộng.
+-------------------------------------------------------------+
| HỆ THỐNG VÒNG KHÓA PHA (PLL) |
| |
| +-------+ UP/DN +-------+ Icp +-------+ Vcont |
Fref (50 MHz) --->+->| PFD |---------->| CP |-------->| LPF |--------+ |
| +-------+ +-------+ +-------+ | |
| ^ v |
| | +---------------+ +-------+
| +-----------------| Divider (/32) |<-----------| CSVCO |----> Fout (1.6 GHz)
| Ffb +---------------+ +-------+
+-------------------------------------------------------------+
Tuy nhiên, việc thiết kế mạch PLL tương tự tích hợp (Analog/Mixed-Signal PLL) trên các tiến trình công nghệ bán dẫn sub-micron sâu đối mặt với các rào cản kỹ thuật nghiêm trọng:
- Hiện tượng Mismatch dòng điện: Sự không tương thích giữa dòng nạp ($I_{up}$) và dòng xả ($I_{dn}$) của mạch bơm sạc (Charge Pump - CP) gây ra xung gai (Current Spur) định kỳ.
- Nhiễu gợn sóng (Ripple) trên điện áp điều khiển ($V_{cont}$): Gây biến điệu tần số của bộ dao động điều khiển bằng điện áp (VCO), làm suy giảm nghiêm trọng độ ổn định pha và tạo ra jitter chu kỳ.
- Vùng chết (Dead Zone) tại bộ tách sóng pha: Gây mất khả năng khóa pha khi độ sai lệch pha giữa tín hiệu tham chiếu ($F_{ref}$) và tín hiệu phản hồi ($F_{fb}$) quá nhỏ.
- Thời gian khóa pha (Lock Time) kéo dài: Làm chậm trễ quá trình khởi động hệ thống và gia tăng tiêu tán năng lượng quá độ.
Đồ án tốt nghiệp chuyên ngành Công nghệ Kỹ thuật Máy tính tại Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh (HCMUTE), do sinh viên Trần Tấn Đại và Đỗ Ngọc Luận thực hiện dưới sự hướng dẫn của TS. Đỗ Duy Tân, tập trung giải quyết triệt để các vấn đề trên thông qua đề tài: "Thiết kế và đánh giá hệ thống Vòng khoá pha - PLL".
Mục tiêu kỹ thuật cụ thể của đề tài:
- Thiết kế hoàn chỉnh kiến trúc mạch PLL tổng hợp tần số tích hợp (Frequency Synthesizer PLL) sử dụng thư viện tiến trình bán dẫn GPDK 90nm (Generic Process Design Kit 90nm) trên nền tảng EDA Cadence Virtuoso.
- Thiết kế khối tách sóng pha tần số (Phase Frequency Detector - PFD) sử dụng D-Flip-Flop với đường hồi tiếp trễ 5 cổng logic nhằm triệt tiêu hoàn toàn vùng chết (Dead Zone).
- Đề xuất và hiện thực hóa cấu trúc mạch bơm sạc Charge Pump cải tiến (Op-Amp assisted Charge Pump) kết hợp mạch cân bằng trễ tín hiệu đảo, nhằm cân bằng tuyệt đối giữa dòng nạp và dòng xả ($I_{CP} = 100\ \mu\text{A}$), loại bỏ hiện tượng Mismatch và Current Spur.
- Tối ưu hóa bộ lọc thông thấp thụ động bậc hai (2nd-Order Passive Low-Pass Filter - LPF) với tần số cắt $f_c = 2\text{ MHz} \ll F_{ref} = 50\text{ MHz}$ nhằm triệt tiêu gợn sóng điện áp $V_{cont}$.
- Thiết kế bộ dao động vòng thiếu dòng 5 tầng (5-stage Current-Starved VCO - CSVCO) đạt dải biến thiên tần số tuyến tính rộng từ vài trăm MHz đến trên 2 GHz.
- Xây dựng mạch chia tần số bậc 32 (Frequency Divider $/32$) sử dụng chuỗi Flip-Flop D ghép tầng hồi tiếp đảo, đảm bảo tỷ lệ phân chia xung nhịp chính xác tuyệt đối.
- Đạt tần số đầu ra danh định $F_{out} = 1.6\text{ GHz}$ từ nguồn xung thạch anh tham chiếu $F_{ref} = 50\text{ MHz}$ tại điện áp nguồn $V_{DD} = 1.8\text{ V}$ với thời gian khóa pha tối ưu và mức tiêu thụ công suất thấp.
Phạm vi và giới hạn đề tài:
- Phạm vi nghiên cứu: Thiết kế mức Transistor (Transistor-level Schematic), mô phỏng quá trình quá độ (Transient Analysis), phân tích nhiễu pha (Phase Noise), kiểm tra độ biến động điện áp (Voltage Ripple) và đo lường Jitter trên môi trường Cadence Spectre Simulation.
- Giới hạn: Đề tài tập trung vào việc mô phỏng và tối ưu hóa schematic trên tiến trình GPDK 90nm, chưa thực hiện layout vật lý (Physical Layout) và gia công chế tạo chip thử nghiệm (Tape-out).
Phân tích và thiết kế giải pháp
Phân tích hiện trạng
Trong thiết kế vi mạch tích hợp, các kiến trúc PLL truyền thống thường bộc lộ những điểm yếu cố hữu khi nâng cao tần số hoạt động:
| Kiến trúc PLL |
Ưu điểm |
Nhược điểm |
Đánh giá ứng dụng |
| Linear Analog PLL (Multiplier-based) |
Cấu trúc toán học đơn giản, đáp ứng liên tục. |
Dải bắt ($B_C$) hẹp, dễ bị khóa sai hài bậc cao, nhạy cảm với biên độ tín hiệu vào. |
Không phù hợp cho vi mạch số tích hợp cao. |
| All-Digital PLL (ADPLL) |
Kháng nhiễu tốt, dễ thu phóng theo tiến trình bán dẫn (Process Scaling). |
Nhiễu lượng tử hóa (Quantization Noise) từ DCO cao, thiết kế phức tạp, tốn tài nguyên logic. |
Ứng dụng trong vi xử lý cao cấp nhưng chi phí thiết kế lớn. |
| Conventional Charge-Pump PLL (CP-PLL) |
Dải bắt pha không giới hạn, sai số pha tĩnh bằng 0 khi khóa. |
Mismatch dòng nạp/xả lớn, xuất hiện Dead Zone, điện áp $V_{cont}$ bị ripple mạnh. |
Cần cải tiến mạch CP và PFD để đạt chuẩn cao tần. |
| Proposed Op-Amp Assisted CP-PLL |
Triệt tiêu Mismatch dòng, loại bỏ Dead Zone, giảm thiểu Phase Jitter và rút ngắn Lock Time. |
Tăng nhẹ diện tích silicon do bổ sung tầng đệm khuếch đại thuật toán. |
Tối ưu vượt trội cho SoC và tổng hợp tần số 1.6 GHz. |
So sánh với các công trình nghiên cứu tiền nhiệm:
- Nghiên cứu [1] (GPDK 90nm): Đạt thời gian khóa $100\text{ ns}$, công suất tiêu thụ $4.x\text{ mW}$, tuy nhiên sử dụng CP cơ bản nên độ gợn sóng điện áp điều khiển còn lớn.
- Nghiên cứu [2]: Tổng hợp tần số $1\text{ GHz}$ từ $500\text{ MHz}$, thời gian khóa $280.6\text{ ns}$, công suất tiêu thụ $11.x\text{ mW}$.
- Nghiên cứu [3]: Tổng hợp tần số $800\text{ MHz}$ từ $400\text{ MHz}$, thời gian khóa pha kéo dài trên $1\ \mu\text{s}$.
- Giải pháp của đồ án: Nhân tần số từ $50\text{ MHz}$ lên $1.6\text{ GHz}$ (hệ số nhân $N = 32$), khắc phục hoàn toàn hiện tượng spur dòng điện thông qua kỹ thuật cân bằng gương dòng điện Op-Amp.
Phân tích yêu cầu kỹ thuật theo mô hình MoSCoW:
- Must-have (Bắt buộc): Khóa tần số chuẩn $1.6\text{ GHz}$ tại $V_{DD} = 1.8\text{ V}$; triệt tiêu Dead Zone của PFD; cân bằng dòng $I_{CP} = 100\ \mu\text{A}$; bộ chia /32 hoạt động chính xác.
- Should-have (Nên có): Thời gian khóa nhanh dưới $300\text{ ns}$; giảm độ gợn sóng $V_{cont}$ xuống dưới $2%$; dải điều chỉnh VCO tuyến tính từ $500\text{ MHz} - 2\text{ GHz}$.
- Could-have (Có thể mở rộng): Tích hợp mạch tự động hiệu chỉnh dòng bias đa dải.
- Won't-have (Không thực hiện): Chế tạo wafer thực tế và đóng gói IC vật lý.
Thiết kế hệ thống
Kiến trúc khối và ngăn xếp công nghệ (Technology Stack)
Hệ thống được thiết kế hoàn chỉnh trên môi trường Cadence Virtuoso Schematic Editor IC6.1.8, mô phỏng và kiểm tra đặc tính bằng bộ công cụ Spectre Circuit Simulator với thư viện bán dẫn Cadence GPDK 90nm CMOS Process:
+-----------------------------------------------------------------------------------+
| CADENCE VIRTUOSO IC DESIGN PLATFORM |
| |
| [ PFD ] --------> [ Op-Amp CP ] --------> [ 2nd-Order LPF ] --------> [ CSVCO ] |
| (2x D-FF) (Bias 100uA) (R1, C1, C2) (5-Stage) |
| ^ | |
| | | |
| +------------------ [ Frequency Divider (/32) ] <----------------------+ |
| (5x Cascaded D-FF) |
+-----------------------------------------------------------------------------------+
Thiết kế chi tiết từng khối chức năng:
-
Khối Tách sóng pha và tần số (PFD):
Gồm 2 Flip-Flop D kích hoạt sườn dương với ngõ vào $D$ nối lên mức logic "1" ($V_{DD}$). Khi có xung $V_{in}$ (hoặc $V_{fb}$), ngõ ra $UP$ (hoặc $DN$) chuyển lên mức 1. Cổng logic AND nhận cả hai tín hiệu $UP$ và $DN$ để tạo xung kích hoạt chân Reset cho cả 2 D-FF.
- Xử lý vùng chết: Đường hồi tiếp Reset được định cỡ với tổng độ trễ bằng 5 cổng logic ($\approx 5 \times t_{gate_delay}$), đảm bảo xung Reset có độ rộng tối thiểu đủ để kích mở các transistor chuyển mạch trong Charge Pump, triệt tiêu hoàn toàn Dead Zone.
-
Khối Bơm sạc cải tiến (Op-Amp Assisted Charge Pump):
Bao gồm các transistor PMOS ($M_1, M_2$) và NMOS ($M_3, M_4$) đóng vai trò là nguồn dòng và khóa chuyển mạch.
- Tích hợp bộ khuếch đại thuật toán (Op-Amp) duy trì điện áp bằng nhau giữa nút chuyển mạch nội và nút ngõ ra $V_{cont}$, triệt tiêu hiệu ứng điều chế độ dài kênh (Channel-Length Modulation: $\lambda$).
- Bổ sung cổng truyền (Transmission Gate) xen kẽ đường điều khiển $DN$ nhằm cân bằng trễ với cổng NOT trên đường $UP$, loại trừ xung gai đột biến do chuyển mạch không đồng thời.
-
Khối Lọc thông thấp thụ động (2nd-Order LPF):
Cấu trúc gồm điện trở $R_1$ mắc nối tiếp với tụ điện $C_1$, và mắc song song với tụ $C_2$. Hàm truyền đạt miền tần số phức:
$$H_{LPF}(s) = \frac{1 + s R_1 C_1}{s (C_1 + C_2) \left(1 + s R_1 \frac{C_1 C_2}{C_1 + C_2}\right)} = \frac{1 + \frac{s}{\omega_z}}{s (C_1 + C_2) \left(1 + \frac{s}{\omega_p}\right)}$$
- Thông số tối ưu: $I_{CP} = 100\ \mu\text{A}$, $R_1 = 6\text{ k}\Omega$, $C_1 = 40\text{ pF}$, $C_2 = 4\text{ pF}$ ($C_2 \approx \frac{1}{10} C_1$).
- Điểm Zero: $\omega_z = \frac{1}{R_1 C_1} = 4.167\text{ Mrad/s}$ ($f_z \approx 663\text{ kHz}$).
- Điểm Pole: $\omega_p = \frac{C_1 + C_2}{R_1 C_1 C_2} \approx 10 \cdot \omega_z = 45.83\text{ Mrad/s}$ ($f_p \approx 7.29\text{ MHz}$).
- Tần số cắt LPF: $f_c = 2\text{ MHz}$, thỏa mãn điều kiện ổn định hệ thống: $f_c < \frac{1}{10} F_{ref} = 5\text{ MHz}$.
- Khối Dao động điều khiển bằng điện áp (5-Stage Current-Starved VCO):
Sử dụng cấu trúc 5 tầng Inverter nối vòng. Dòng nạp và xả của từng tầng được giới hạn bởi các transistor nguồn dòng NMOS và PMOS điều khiển bởi $V_{cont}$.
// Mo phong hanh vi toan hoc cua CSVCO tren Verilog-A / Spectre netlist
`include "disciplines.vams"
`include "constants.vams"
module csvco_behavioral (in_vcont, out_clk);
input in_vcont;
output out_clk;
electrical in_vcont, out_clk;
parameter real vth = 0.4;
parameter real kvco = 1.2e9; // Gain Kvco = 1.2 GHz/V
parameter real fmin = 400e6; // Minimum frequency
real freq, phase;
analog begin
if (V(in_vcont) > vth) begin
freq = fmin + kvco * (V(in_vcont) - vth);
end else begin
freq = 0.0;
end
phase = 2.0 * `M_PI * idt(freq, 0.0);
V(out_clk) <+ (sin(phase) > 0.0) ? 1.8 : 0.0;
end
endmodule
Tần số dao động trung tâm được xác định bởi phương trình vi phân nạp xả tụ ký sinh $C_{tot}$:
$$F_{osc} = \frac{1}{N \cdot (t_1 + t_2)} = \frac{I_D}{N \cdot C_{tot} \cdot V_{DD}}$$
(Trong đó $N = 5$ là số tầng đảo, $C_{tot} = C_{out} + C_{in}$, $I_D$ là dòng điện điều khiển qua gương dòng).
- Khối Chia tần số (Frequency Divider by 32):
Được thiết kế từ 5 tầng D-Flip-Flop ghép nối tiếp dạng bất đồng bộ (Asynchronous Ripple Counter). Ngõ ra đảo $\bar{Q}$ của mỗi tầng được đưa ngược về ngõ vào dữ liệu $D$, tạo ra chức năng chia đôi tần số ($f_{out_stage} = \frac{f_{in_stage}}{2}$). Qua 5 tầng, hệ số phân chia đạt được là:
$$N = 2^5 = 32 \implies F_{fb} = \frac{F_{out}}{32} = \frac{1.6\text{ GHz}}{32} = 50\text{ MHz}$$
Phương pháp nghiên cứu và quy trình thực hiện
Dự án áp dụng phương pháp luận thiết kế vi mạch tương tự bán dẫn chuẩn công nghiệp:
[ Nghien cuu ly thuyet & Tinh toan thong so ]
|
v
[ Thiet ke Schematic tung khoi tren Cadence Virtuoso ]
|
v
[ Mo phong don le: PFD, CP, LPF, CSVCO, Divider ]
|
v
[ Tich hop he thong PLL hoan chinh & Mo phong vong kin (Closed-Loop) ]
|
v
[ Kiem tra cac kich ban bien dong tan so (18 MHz, 50 MHz, 60 MHz) ]
|
v
[ Danh gia Jitter, Phase Noise, Cong suat & Thoi gian khoa ]
Quản lý rủi ro và giải pháp kỹ thuật:
- Rủi ro mất ổn định vòng lặp (Phase Margin < $45^\circ$): Bố trí tỷ lệ tụ $C_1/C_2 = 10$ để tạo khoảng cách thích hợp giữa điểm zero $\omega_z$ và pole $\omega_p$, đảm bảo độ dự trữ pha đạt $> 55^\circ$.
- Rủi ro sụt giảm dải điều chỉnh VCO do điện áp ngưỡng $V_{th}$: Chọn kích thước transistor PMOS/NMOS trong CSVCO với tỉ lệ $W/L$ tối ưu trên tiến trình GPDK 90nm ($L = 100\text{ nm}, W_{NMOS} = 120\text{ nm}, W_{PMOS} = 240\text{ nm}$).
Triển khai thực nghiệm và Kết quả mô phỏng
Quy trình phát triển và Thiết kế tham số
Các khối chức năng được hiện thực hóa trên Cadence Virtuoso với các thông số kích thước transistor cụ thể:
| Khối chức năng |
Linh kiện / Transistor |
Thông số kỹ thuật ($W/L$ hoặc Trị số) |
Vai trò chức năng |
| PFD |
NMOS / PMOS Logic |
$W_N/L = 120\text{nm}/100\text{nm}, W_P/L = 240\text{nm}/100\text{nm}$ |
Cổng NOR và AND tốc độ cao, trễ ngắn |
| Charge Pump |
$M_1, M_2$ (PMOS Switch & Mirror) |
$W/L = 480\text{nm}/100\text{nm}$ |
Cung cấp nguồn dòng nạp $100\ \mu\text{A}$ |
| Charge Pump |
$M_3, M_4$ (NMOS Switch & Mirror) |
$W/L = 240\text{nm}/100\text{nm}$ |
Cung cấp nguồn dòng xả $100\ \mu\text{A}$ |
| LPF |
$R_1, C_1, C_2$ |
$R_1 = 6\text{ k}\Omega, C_1 = 40\text{ pF}, C_2 = 4\text{ pF}$ |
Tạo zero/pole làm phẳng điện áp $V_{cont}$ |
| CSVCO |
5 Inverter Stages + Current Mirrors |
$W_N/L = 120\text{nm}/100\text{nm}, W_P/L = 240\text{nm}/100\text{nm}$ |
Dao động tạo tần số trung tâm $1.6\text{ GHz}$ |
| Divider |
5x D-Flip-Flop Cells |
$W_N/L = 120\text{nm}/100\text{nm}, W_P/L = 240\text{nm}/100\text{nm}$ |
Chia 32 tín hiệu phản hồi $F_{fb}$ |
Kiểm thử và Đánh giá kết quả
Hệ thống được kiểm thử thông qua các kịch bản mô phỏng toàn diện (Transient, AC, Noise) trên Cadence Spectre:
Tín hiệu khóa pha tại trạng thái ổn định:
V(in_ref) [50 MHz] : _||___||___||___||___||___||___||___||___||___||_
V(in_fb) [50 MHz] : _||___||___||___||___||___||___||___||___||___||_ (Đồng pha hoàn toàn)
V(control) [Volt] : ----------- 1.15 V (Ổn định, gợn sóng < 5 mV) -----------
V(out_pll) [1.6GHz] : ||||||||||||||||||||||||||||||||||||||||||||||||
-
Mô phỏng khối PFD và CP đơn lẻ:
- Khi $V_{in}$ sớm pha hơn $V_{fb}$: Tín hiệu $UP$ xuất hiện độ rộng xung tỷ lệ thuận với góc lệch pha $\Delta \phi$, kích hoạt dòng $I_{CP} = +100\ \mu\text{A}$ nạp vào LPF làm tăng $V_{cont}$.
- Khi $V_{in}$ trễ pha hơn $V_{fb}$: Tín hiệu $DN$ kích hoạt dòng $I_{CP} = -100\ \mu\text{A}$ xả từ LPF làm giảm $V_{cont}$.
- Khi $V_{in}$ đồng pha với $V_{fb}$: Xung hẹp đồng thời trên $UP$ và $DN$ với độ rộng $\approx 150\text{ ps}$, triệt tiêu hoàn toàn dòng rò ròng qua bộ lọc.
-
Đánh giá triệt tiêu hiện tượng Spur và Ripple trên $V_{cont}$:
- Mạch CP cơ bản: Ghi nhận mức chênh lệch dòng nạp/xả tới $12.4\ \mu\text{A}$ (mismatch $12.4%$), tạo gợn sóng $\Delta V_{cont} \approx 45\text{ mV}$ tại trạng thái khóa.
- Mạch CP Op-Amp cải tiến: Mismatch dòng giảm xuống dưới $0.8\ \mu\text{A}$ ($< 0.8%$), gợn sóng điện áp $V_{cont}$ duy trì ở mức cực thấp ($< 4.2\text{ mV}$), tương đương mức triệt tiêu gợn sóng hơn $90%$.
-
Mô phỏng đặc tuyến truyền đạt CSVCO:
- Điện áp điều khiển biến thiên từ $0.4\text{ V}$ đến $1.8\text{ V}$.
- Tần số ngõ ra đạt dải điều chỉnh từ $350\text{ MHz}$ đến $2.1\text{ GHz}$.
- Tại điểm hoạt động danh định $V_{cont} = 1.15\text{ V}$, mạch dao động chính xác tại $F_{out} = 1.6002\text{ GHz}$ với hệ số khuếch đại độ lợi $K_{VCO} \approx 1.25\text{ GHz/V}$.
-
Đặc tính khóa vòng lặp toàn hệ thống (PLL Closed-Loop):
- Tần số tham chiếu chuẩn ($50\text{ MHz}$): Hệ thống đạt trạng thái khóa pha hoàn toàn (Lock State) trong thời gian $T_{lock} = 165.4\text{ ns}$. Sai số pha tĩnh giữa $F_{ref}$ và $F_{fb}$ xấp xỉ bằng $0^\circ$.
- Kiểm tra giới hạn dải bắt (Capture Range): Hệ thống khóa pha thành công trong dải tần số ngõ vào từ $22\text{ MHz}$ đến $58\text{ MHz}$ (tương ứng tần số đầu ra $704\text{ MHz} - 1.856\text{ GHz}$).
- Trường hợp ngoài dải ($18\text{ MHz}$ và $60\text{ MHz}$): Hệ thống không thể khóa do vượt quá giới hạn dải bắt điện áp của LPF và dải dao động của CSVCO.
Tổng hợp kết quả đạt được
| Đại lượng / Thông số |
Mục tiêu thiết kế |
Kết quả thực nghiệm mô phỏng |
Đánh giá đạt chuẩn |
| Tiến trình công nghệ |
GPDK 90nm CMOS |
Cadence GPDK 90nm |
Đạt $100%$ |
| Điện áp nguồn cung cấp ($V_{DD}$) |
$1.8\text{ V}$ |
$1.8\text{ V}$ |
Đạt $100%$ |
| Tần số tham chiếu ($F_{ref}$) |
$50\text{ MHz}$ |
$50\text{ MHz}$ |
Đạt $100%$ |
| Tần số ngõ ra ($F_{out}$) |
$1.6\text{ GHz}$ |
$1.6002\text{ GHz}$ |
Đạt $99.98%$ |
| Tỷ lệ chia tần số ($N$) |
32 |
32 ($2^5$ tầng D-FF) |
Đạt $100%$ |
| Dòng điện Charge Pump ($I_{CP}$) |
$100\ \mu\text{A}$ |
$99.6\ \mu\text{A}$ |
Đạt $99.6%$ |
| Thời gian khóa pha ($T_{lock}$) |
$< 300\text{ ns}$ |
$165.4\text{ ns}$ |
Vượt mục tiêu ($44.8%$) |
| Gợn sóng điện áp ($V_{cont}$ Ripple) |
$< 10\text{ mV}$ |
$4.2\text{ mV}$ |
Vượt mục tiêu ($58%$) |
| Jitter chu kỳ danh định |
$< 20\text{ ps}$ |
$8.6\text{ ps}$ |
Vượt mục tiêu ($57%$) |
| Công suất tiêu thụ trung bình |
$< 10\text{ mW}$ |
$5.82\text{ mW}$ |
Vượt mục tiêu ($41.8%$) |
Đổi mới và Đóng góp kỹ thuật
-
Cải tiến cấu trúc Charge Pump chống lệch dòng (Current Mismatch Cancellation):
Bằng việc ứng dụng mạch đệm khuếch đại thuật toán hồi tiếp điện thế và mạch truyền cân bằng pha tín hiệu điều khiển, đồ án đã giải quyết bài toán suy giảm phẩm chất xung do lệch dòng nạp/xả, giúp giảm mức Mismatch từ $12.4%$ xuống còn $0.8%$.
-
Tối ưu hóa thời gian khóa pha và độ ổn định vòng lặp:
So với công trình [2] ($T_{lock} = 280.6\text{ ns}, P = 11\text{ mW}$) và công trình [3] ($T_{lock} > 1\ \mu\text{s}$), thiết kế của nhóm đạt thời gian khóa ấn tượng $165.4\text{ ns}$ tại tần số cao hơn ($1.6\text{ GHz}$), đồng thời duy trì công suất tiết kiệm chỉ $5.82\text{ mW}$ (giảm gần $50%$ công suất so với [2]).
So sánh hiệu năng thời gian khóa (Lock Time - ns) và Công suất tiêu thụ (mW):
Lock Time (ns) - Càng thấp càng tốt:
[ Nghiên cứu 3 ] : ######################################## (> 1000 ns)
[ Nghiên cứu 2 ] : ########### (280.6 ns)
[ Đề tài đồ án ] : ###### (165.4 ns) [Cải thiện 41% so với NC2]
Công suất tiêu thụ (mW) - Càng thấp càng tốt:
[ Nghiên cứu 2 ] : ################# (11.0 mW)
[ Đề tài đồ án ] : ######### (5.82 mW) [Tiết kiệm 47.1% năng lượng]
- Mô hình hóa toán học chuẩn xác cho bộ lọc thụ động bậc 2:
Cung cấp bộ công thức tường minh và tương thích trực tiếp với tham số bán dẫn 90nm, hỗ trợ thiết kế nhanh các điểm cực/không ($\omega_z, \omega_p$) đạt chuẩn bảo toàn dự trữ pha ($PM > 55^\circ$).
Ứng dụng thực tế và Triển khai
Trường hợp ứng dụng điển hình (Use Cases)
- Tổng hợp xung nhịp đồng hồ cho SoC/Vi xử lý: Cung cấp xung nhịp ổn định $1.6\text{ GHz}$ từ bộ tạo dao động thạch anh SMD 3225 $50\text{ MHz}$ giá thành thấp.
- Mạch thu phát vô tuyến (RF Frontend): Đóng vai trò làm bộ dao động nội (Local Oscillator - LO) cho các khối trộn kênh (Mixer) trong chuẩn truyền thông không dây 2.4 GHz ISM Band và sub-6 GHz.
- Bộ phục hồi dữ liệu và đồng hồ (Clock and Data Recovery - CDR): Sử dụng trong các giao tiếp truyền dẫn nối tiếp tốc độ cao như PCIe, SATA và Ethernet.
Phân tích hiệu quả kinh tế và Triển khai (Cost-Benefit Analysis)
- Tối ưu chi phí silicon: Việc sử dụng bộ dao động dạng vòng (CSVCO) thay thế cho bộ dao động cuộn cảm LC-VCO giúp tiết kiệm hơn $65%$ diện tích mặt bằng chip (không tốn diện tích cho cuộn cảm xoắn On-chip Inductor), tối ưu hóa chi phí sản xuất hàng loạt trên mỗi wafer.
- Khả năng tích hợp: Kiến trúc tương thích hoàn toàn với quy trình sản xuất CMOS tiêu chuẩn mà không đòi hỏi các lớp mặt nạ bổ sung (Mask layers) đắt tiền.
Hạn chế và Hướng phát triển
Hạn chế kỹ thuật
- Mạch dao động dạng vòng (CSVCO) có độ trôi pha (Phase Noise) lớn hơn so với cấu trúc LC-VCO ở các tần số rất cao ($> 5\text{ GHz}$).
- Đồ án được đánh giá trên mô phỏng schematic (Pre-layout Simulation), chưa trích xuất ký sinh điện dung/điện trở từ layout thực tế (Post-layout R-C Extraction).
Hướng phát triển tiếp theo
- Thực hiện thiết kế Layout hoàn chỉnh, chạy kiểm tra luật hình học DRC (Design Rule Check) và đối soát sơ đồ LVS (Layout Versus Schematic) trên Cadence Virtuoso.
- Nghiên cứu chuyển đổi sang kiến trúc vòng khóa pha toàn số (ADPLL) hoặc Phase-to-Digital Converter (PDC) để thu nhỏ diện tích trên các tiến trình bán dẫn tiên tiến FinFET 16nm / 7nm.
Đối tượng hưởng lợi
- Sinh viên và Học viên Cao học ngành Kỹ thuật Điện tử - Máy tính: Tài liệu học tập chuyên sâu về phương pháp tính toán, thiết kế và mô phỏng vi mạch hỗn hợp tương tự - số (Mixed-Signal IC) trên phần mềm chuẩn công nghiệp Cadence.
- Kỹ sư thiết kế vi mạch (IC Design Engineers): Tham khảo cấu trúc Charge Pump chống lệch dòng và các tham số kích thước W/L tối ưu cho tiến trình bán dẫn 90nm.
- Doanh nghiệp thiết kế vi mạch (Fabless Semiconductor): Tái sử dụng khối IP Core PLL $1.6\text{ GHz}$ có độ tin cậy cao, tiết kiệm chi phí R&D và rút ngắn thời gian thương mại hóa sản phẩm (Time-to-Market).
Câu hỏi thường gặp
1. Yêu cầu hệ thống phần cứng và phần mềm để mô phỏng thiết kế này là gì?
Cần trang bị môi trường Linux (RHEL/CentOS) cài đặt bộ phần mềm Cadence Virtuoso IC6.1.8 (hoặc mới hơn), công cụ mô phỏng Spectre Circuit Simulator, và bộ thư viện tiến trình bán dẫn GPDK 90nm.
2. Giới hạn dải bắt tần số của PLL này là bao nhiêu và cách mở rộng?
Thiết kế hiện tại có dải bắt từ $22\text{ MHz}$ đến $58\text{ MHz}$. Để mở rộng dải bắt, có thể mở rộng dải điện áp điều khiển $V_{cont}$ của CSVCO bằng cách nâng cao tỉ số độ lợi dòng hoặc thiết kế bộ tạo thiên áp đa dải (Multi-band Tuning).
3. Làm thế nào để tích hợp IP Core PLL này vào một hệ thống vi xử lý lớn hơn?
PLL đóng vai trò là khối phát xung nhịp trung tâm. Tín hiệu đầu ra $F_{out} = 1.6\text{ GHz}$ được đưa qua mạng lưới cây phân phối đồng hồ (Clock Tree Synthesis - CTS) để đồng bộ dữ liệu cho toàn bộ các khối xử lý logic số trên chip.
4. Tại sao đồ án chọn Current-Starved VCO thay vì LC-VCO?
CSVCO có ưu điểm vượt trội về dải điều chỉnh tần số rộng ($> 150%$), diện tích chiếm dụng trên chip cực nhỏ và không đòi hỏi các mô hình cuộn cảm phức tạp, rất thích hợp cho các ứng dụng SoC tích hợp đa năng giá rẻ.
5. Phương pháp nào đã được áp dụng để giảm thiểu tiêu thụ năng lượng?
Thiết kế tối ưu kích thước chiều dài kênh transistor ở mức $100\text{ nm}$, chọn điểm đặt dòng tĩnh $I_{CP} = 100\ \mu\text{A}$ và tận dụng các mạch logic chuyển mạch nhanh để giảm dòng ngắn mạch, đưa tổng công suất tiêu thụ trung bình về mức chỉ $5.82\text{ mW}$.
Kết luận
Đề tài tốt nghiệp "Thiết kế và đánh giá hệ thống Vòng khoá pha - PLL" của sinh viên Trần Tấn Đại và Đỗ Ngọc Luận, dưới sự hướng dẫn của TS. Đỗ Duy Tân (ĐH Sư phạm Kỹ thuật TP.HCM), đã hiện thực hóa thành công một hệ thống PLL tổng hợp tần số $1.6\text{ GHz}$ hoàn chỉnh trên tiến trình GPDK 90nm. Bằng việc sáng tạo trong thiết kế khối Charge Pump hỗ trợ bởi Op-Amp và mạng phân bổ trễ chính xác, công trình đã giải quyết xuất sắc bài toán Mismatch dòng điện, triệt tiêu gợn sóng điện áp điều khiển xuống dưới $4.2\text{ mV}$ và đạt thời gian khóa pha tối ưu $165.4\text{ ns}$ với mức tiêu hao năng lượng $5.82\text{ mW}$. Kết quả của đồ án cung cấp tài liệu kỹ thuật có giá trị thực tiễn cao, đóng góp thiết thực cho công tác nghiên cứu và phát triển vi mạch bán dẫn ứng dụng tại Việt Nam.
