Bối cảnh và vấn đề nghiên cứu

Trong kỹ thuật vi mạch và hệ thống thông tin liên lạc hiện đại, việc đồng bộ hóa tín hiệu tần số và pha là yêu cầu cốt lõi nhằm đảm bảo hiệu năng của các thiết bị điện tử, từ thiết bị vô tuyến đến các vi xử lý số. Hệ thống vòng khóa pha (Phase-Locked Loop - PLL) là mạch điều khiển hồi tiếp vòng kín có chức năng so sánh tần số và pha giữa tín hiệu đầu ra với tín hiệu tham chiếu ngõ vào, thực hiện vi chỉnh để đưa hệ thống về trạng thái đồng bộ ("trạng thái khóa").

Khảo sát các nghiên cứu đi trước cho thấy các thiết kế PLL trên công nghệ CMOS thường đối mặt với hiện tượng bất đối xứng (mismatch) giữa dòng nạp và dòng xả trong mạch bơm sạc (Charge Pump - CP). Sự sai lệch này tạo ra hiện tượng gai phổ dòng điện (spur) và gợn sóng (ripple) trên điện áp điều khiển ($V_{cont}$), gây xáo trộn tần số của bộ dao động điều khiển bằng điện áp (VCO), kéo dài thời gian khóa pha (Lock Time) và làm suy giảm độ ổn định của toàn hệ thống. Để giải quyết các hạn chế này, đồ án tập trung vào việc thiết kế một hệ thống PLL tổng hợp tần số sử dụng cấu trúc mạch bơm sạc cải tiến nhằm triệt tiêu hiện tượng lệch dòng và tối ưu hóa thời gian khóa pha.

Mục tiêu nghiên cứu của đề tài được xác định gồm bốn nhiệm vụ:

  1. Nghiên cứu cấu trúc tổng thể và nguyên lý vận hành của các khối chức năng trong hệ thống PLL (PFD, CP, LPF, VCO, Divider).
  2. Tính toán, phân tích và xác định các thông số kích thước transistor (W/L), nguồn dòng, điện trở và tụ điện đáp ứng yêu cầu kỹ thuật của hệ thống.
  3. Thiết kế hoàn chỉnh sơ đồ nguyên lý hệ thống PLL sử dụng thư viện công nghệ GPDK 90nm trên môi trường phần mềm Cadence Virtuoso.
  4. Xây dựng các kịch bản kiểm thử (testcases) mô phỏng trên Cadence Virtuoso để đánh giá các chỉ tiêu hiệu năng của hệ thống tổng hợp tần số, bao gồm tính ổn định, thời gian khóa pha và công suất tiêu thụ.

Đối tượng và phạm vi nghiên cứu:

  • Đối tượng nghiên cứu: Hệ thống vòng khóa pha tín hiệu hỗn hợp (Mixed-Signal PLL) ứng dụng tổng hợp tần số, tích hợp mạch bơm sạc cải tiến và bộ dao động dạng Current-Starved VCO.
  • Phạm vi không gian và công nghệ: Thiết kế và mô phỏng ở mức transistor (Schematic level) trên nền tảng công nghệ CMOS GPDK 90nm của hãng Cadence.
  • Phạm vi thời gian: Đề tài được triển khai thực hiện từ ngày 20/02/2024 đến ngày 09/06/2024 tại Bộ môn Kỹ thuật Máy tính - Viễn thông, Khoa Điện - Điện tử, Trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh.

Cơ sở lý thuyết và phương pháp

Khung lý thuyết của đồ án dựa trên lý thuyết điều khiển hồi tiếp vòng kín và kỹ thuật thiết kế vi mạch tương tự - số tích hợp (Mixed-Signal IC Design). Các mô hình và khối chức năng chính được phân tích gồm:

  • Mạch tách sóng pha - tần số (Phase Frequency Detector - PFD): Mô hình PFD số sử dụng hai D Flip-Flop kích hoạt bằng sườn dương cùng cổng logic phản hồi Reset, khắc phục nhược điểm nhận diện sai hướng pha của cổng logic XOR và mở rộng dải bắt tần số so với mạch nhân tương tự.
  • Mạch bơm sạc (Charge Pump - CP): Mô hình chuyển đổi xung điện áp UP/DN thành dòng điện nạp/xả $I_{CP}$. Khảo sát các nguyên nhân gây suy giảm tín hiệu như độ trễ không tương thích giữa các đường tín hiệu điều khiển và hiện tượng mismatch giữa nguồn dòng nạp ($I_{p1}$) và nguồn dòng xả ($I_{p2}$).
  • Bộ lọc thông thấp (Low-Pass Filter - LPF): Mô hình bộ lọc thụ động bậc hai gồm nhánh $R_1 - C_1$ mắc song song với tụ $C_2$ nhằm tạo ra hệ thống PLL bậc ba, hỗ trợ làm trơn điện áp điều khiển $V_{cont}$ và triệt tiêu các bước nhảy điện áp đột ngột.
  • Bộ dao động điều khiển bằng điện áp (Current-Starved VCO - CSVCO): Cấu trúc mạch dao động vòng nhiều tầng (ring oscillator) điều khiển dòng nạp/xả qua các transistor giới hạn dòng (current-starved inverter).
  • Bộ chia tần số (Frequency Divider): Chuỗi D Flip-Flop mắc hồi tiếp chia đôi tần số liên tiếp nhằm giảm tần số ngõ ra của VCO về bằng tần số tham chiếu trước khi đưa vào ngõ hồi tiếp của PFD.

Phương pháp nghiên cứu thực tế bao gồm:

  • Phương pháp nghiên cứu tài liệu: Khai thác và tổng hợp cơ sở dữ liệu từ IEEE Xplore, giáo trình thiết kế vi mạch chuyên sâu và các báo cáo học thuật về các kiến trúc PLL công suất thấp.
  • Phương pháp mô hình hóa toán học: Thiết lập các hệ thức giải tích xác định hàm truyền đạt của bộ lọc $H_{LPF}(s)$, tần số dao động trung tâm $F_{osc}$ của CSVCO, điện dung tương đương $C_{tot}$, vị trí điểm cực (pole) và điểm không (zero) của mạch lọc.
  • Phương pháp mô phỏng thực nghiệm: Sử dụng bộ công cụ Cadence Virtuoso để xây dựng sơ đồ nguyên lý chi tiết từng khối, tiến hành mô phỏng quá độ (transient analysis), đáp ứng tần số, phân tích nhiễu pha (phase noise), đo lường jitter và kiểm tra tính đáp ứng của vòng khóa pha ở cấp độ toàn hệ thống.
  • Nguồn dữ liệu: Toàn bộ thông số mô hình linh kiện, hằng số điện môi và thông số ký sinh được trích xuất từ thư viện công nghệ GPDK 90nm (Generic Process Design Kit 90nm). Tín hiệu tham chiếu đầu vào được mô phỏng dựa trên thông số kỹ thuật của bộ dao động thạch anh chuẩn SMD 3225 tần số 50 MHz.

Thiết kế và triển khai

Hệ thống PLL được thiết kế cho ứng dụng tổng hợp tần số, nhân tần số tham chiếu ngõ vào 50 MHz lên tần số ngõ ra 1.6 GHz với hệ số chia $N = 32$.

Thông số kỹ thuật Giá trị thiết kế Đơn vị
Điện áp nguồn cung cấp ($V_{DD} / V_{CC}$) 1.8 V
Tần số tham chiếu ($F_{ref}$) 50 (Thạch anh SMD 3225) MHz
Tần số ngõ ra mục tiêu ($F_{out}$) 1.6 GHz
Hệ số phân chia tần số ($N$) 32 -
Dòng điện nạp/xả bơm sạc ($I_{CP}$) 100 $\mu$A
Dòng phân cực ($I_{bias}$) 100 $\mu$A
Kích thước Transistor PMOS khối CP $W = 120\text{ nm}, L = 100\text{ nm}$ -
Kích thước Transistor NMOS khối CP $W = 120\text{ nm}, L = 100\text{ nm}$ -
Điện trở bộ lọc ($R_1$) 6 k$\Omega$
Tụ điện chính bộ lọc ($C_1$) 40 pF
Tụ điện phụ bộ lọc ($C_2$) 4 pF
Tần số cắt bộ lọc ($F_c$) 2 MHz
Số tầng dao động của CSVCO 5 Tầng

Chi tiết triển khai từng khối mạch chức năng:

  • Khối PFD: Thiết kế dựa trên hai D Flip-Flop cấu thành từ các cổng NOR và một cổng AND tạo đường hồi tiếp Reset. Độ rộng xung Reset được tính toán xấp xỉ bằng 5 lần độ trễ cổng logic nhằm loại bỏ hoàn toàn vùng chết (dead zone) khi độ lệch pha giữa tín hiệu vào ($V_{in}$) và tín hiệu hồi tiếp ($V_{fb}$) tiến về 0.
  • Khối Charge Pump cải tiến: Tích hợp cấu trúc mạch gương dòng cân bằng và mạch đệm khuếch đại thuật toán (Op-amp) kết hợp cổng đảo cân bằng trễ giữa tín hiệu UP và DN. Cấu hình này ghim mức điện áp giữa các nút chuyển mạch, hạn chế hiện tượng chia sẻ điện tích và triệt tiêu sự bất đối xứng giữa hai nguồn dòng $I_1$ và $I_2$.
  • Khối LPF thụ động bậc hai: Các giá trị linh kiện được xác định thông qua tính toán giải tích: $$\omega_z = \frac{1}{R_1 C_1}, \quad \omega_p = \frac{C_1 + C_2}{R_1 C_1 C_2} \approx \frac{1}{R_1 C_2}$$ Giá trị tụ $C_2 = 4\text{ pF}$ được chọn bằng $1/10$ giá trị tụ $C_1 = 40\text{ pF}$ nhằm làm trơn gợn sóng điện áp mà không phá vỡ biên độ dự trữ pha của hệ thống. Tần số cắt $F_c = 2\text{ MHz}$ thỏa mãn điều kiện nhỏ hơn nhiều so với tần số tham chiếu ($F_c \ll F_{ref} = 50\text{ MHz}$).
  • Khối Current-Starved VCO: Gồm 5 tầng biến đổi dòng điện với các transistor điều khiển dòng PMOS và NMOS. Tần số dao động trung tâm được xác lập theo công thức: $$F_{osc} = \frac{I_d}{N \cdot C_{tot} \cdot V_{DD}}$$ với $N = 5$ tầng đảo và $C_{tot}$ là tổng điện dung tại nút cực máng. Điện áp điều khiển $V_{cont}$ biến thiên từ điện áp ngưỡng $V_{th}$ đến $V_{DD}$ để điều chỉnh dòng nạp xả $I_d$.
  • Khối chia tần số: Chuỗi 5 tầng D Flip-Flop mắc nối tiếp dạng chia đôi ($2^5 = 32$), nhận tín hiệu 1.6 GHz từ ngõ ra CSVCO và hạ tần xuống 50 MHz cung cấp cho ngõ hồi tiếp của khối PFD.

Nội dung chính theo từng chương

Chương 1. Tổng quan

Chương 1 giới thiệu khái quát về vai trò của hệ thống vòng khóa pha trong các hệ thống điện tử và viễn thông hiện nay. Tác giả tổng thuật các công trình nghiên cứu PLL trên tiến trình công nghệ 90nm, chỉ ra các hạn chế điển hình của các thiết kế CP truyền thống như thời gian khóa pha kéo dài và hiện tượng gợn sóng điều khiển lớn. Từ đó, chương xác lập mục tiêu nghiên cứu, phạm vi, phương pháp luận và cấu trúc 5 chương của đồ án tốt nghiệp.

Chương 2. Cơ sở lý thuyết

Chương 2 trình bày có hệ thống các kiến thức nền tảng về hệ thống PLL. Nội dung bao gồm:

  • Định nghĩa dải bắt (Capture range: $B_C = f_2 - f_1$) và dải khóa (Lock range: $B_L = f_{max} - f_{min}$).
  • So sánh hiệu năng của bộ tách sóng pha tương tự và bộ tách sóng pha số dùng cổng XOR hoặc D Flip-Flop, chứng minh ưu thế của PFD số trong việc phát hiện cả lỗi pha và lỗi tần số.
  • Phân tích cơ chế hoạt động của mạch bơm sạc CMOS, phân tích toán học về hiện tượng mismatch dòng điện và nguyên nhân sinh ra xung spur trên $I_{CP}$.
  • Phân tích hàm truyền đạt của bộ lọc thông thấp bậc một và bậc hai, chứng minh sự cần thiết của tụ bù $C_2$ trong việc dập tắt xung áp đột biến.
  • Nguyên lý hoạt động và các phương trình giải tích xác lập tần số, thời gian nạp $t_1$, thời gian xả $t_2$ của bộ dao động vòng Current-Starved VCO 5 tầng.
  • Kỹ thuật phân chia tần số sử dụng chuỗi D Flip-Flop hồi tiếp đảo ($\bar{Q} \to D$).

Chương 3. Thiết kế hệ thống

Chương 3 chi tiết hóa quy trình tính toán và thiết kế sơ đồ nguyên lý cho 5 khối chức năng trên Cadence Virtuoso. Tác giả lập bảng thông số kỹ thuật chi tiết của hệ thống (bảng trạng thái logic của PFD, bảng kích thước linh kiện và dòng điện của mạch CP, bảng giá trị $R_1, C_1, C_2$ của LPF và cấu trúc 5 tầng của CSVCO). Mạch bơm sạc được thiết kế cải tiến với việc phối hợp bộ đệm Op-amp nhằm cân bằng điện áp nút bên trong mạch, khắc phục triệt để dòng rò và độ lệch dòng.

Chương 4. Kết quả và đánh giá

Chương 4 trình bày các kết quả mô phỏng kiểm tra từng khối riêng lẻ và mô phỏng tích hợp toàn hệ thống:

  • Khối PFD: Kiểm tra thành công 3 trường hợp lệch pha (tín hiệu vào sớm pha, trễ pha và đồng pha so với tín hiệu phản hồi), xác nhận tín hiệu UP và DN phát xung chính xác theo sai số pha.
  • Khối CP: Dạng sóng dòng điện $I_{CP}$ khi khóa pha của mạch CP cải tiến dùng Op-amp phẳng và triệt tiêu gần như hoàn toàn hiện tượng spur so với mạch CP cơ bản.
  • Khối LPF: Điện áp điều khiển $V_{cont}$ phản ứng mượt mà, loại bỏ hiện tượng ripple định kỳ.
  • Khối CSVCO: Khảo sát đặc tuyến tần số theo điện áp điều khiển $V_{cont}$, kiểm tra nhiễu pha (Phase Noise) và kiểm tra khả năng tạo tần số dao động 1.6 GHz tại điểm điện áp làm việc danh định.
  • Khối chia 32: Kiểm tra dạng sóng ngõ vào 1.6 GHz và ngõ ra 50 MHz với hệ số lấp đầy ổn định.
  • Hệ thống PLL toàn diện: Mô phỏng quá trình chuyển tiếp từ trạng thái chưa khóa đến trạng thái khóa hoàn toàn, ghi nhận sự đồng pha giữa $V_{RF}$ (ngõ vào) và $V_{FB}$ (hồi tiếp), kiểm tra hiện tượng jitter và đo đạc công suất tiêu thụ tức thời cùng công suất trung bình.

Chương 5. Kết luận và hướng phát triển

Chương 5 đúc kết các mục tiêu đã hoàn thành của đề tài: thiết kế thành công mạch PLL tổng hợp tần số 1.6 GHz trên công nghệ GPDK 90nm với mạch CP cải tiến giúp giảm thiểu spur và cải thiện thời gian khóa. Đồng thời, tác giả thừa nhận hạn chế về lượng nhiễu tồn dư trên đường $V_{cont}$ và vạch ra các hướng mở rộng cho nghiên cứu tiếp theo.

Kết quả và đóng góp

Đồ án đạt được các kết quả kỹ thuật cụ thể:

  • Thiết kế hoàn chỉnh hệ thống PLL tổng hợp tần số hoạt động ở nguồn cung cấp 1.8 V trên thư viện công nghệ GPDK 90nm của Cadence Virtuoso.
  • Hệ thống nhân thành công tần số tham chiếu đầu vào 50 MHz lên tần số ngõ ra 1.6 GHz thông qua khối chia tần số $N = 32$.
  • Mạch bơm sạc tích hợp cấu trúc triệt tiêu mismatch dòng điện đã loại bỏ đáng kể hiện tượng gai nhọn dòng điện (spur) tại trạng thái khóa, làm phẳng điện áp điều khiển $V_{cont}$ ngõ ra bộ lọc LPF bậc hai ($R_1 = 6\text{ k}\Omega, C_1 = 40\text{ pF}, C_2 = 4\text{ pF}$).
  • Khối CSVCO 5 tầng duy trì dải điều chỉnh tuyến tính bao phủ dải tần số làm việc mục tiêu 1.6 GHz.
  • Đánh giá đầy đủ các tham số chất lượng của mạch gồm: dạng sóng chuyển tiếp trước và sau khi khóa pha, đáp ứng jitter xác định của tín hiệu đầu ra tại điện áp điều khiển và đo đạc công suất tiêu thụ của mạch PLL.
Khối chức năng / Tham số Đặc tính kỹ thuật đạt được trong mô phỏng
Mạch so pha - tần số (PFD) Đáp ứng logic không vùng chết, xung Reset xấp xỉ 5 độ trễ cổng
Mạch bơm sạc (CP) Dòng $I_{CP} = 100\ \mu\text{A}$, triệt tiêu spur bằng cấu trúc Op-amp cân bằng
Bộ lọc thông thấp (LPF) Cấu trúc bậc hai thụ động, tần số cắt $F_c = 2\text{ MHz}$
Bộ dao động (CSVCO) 5 tầng Current-Starved, hoạt động ổn định ở 1.6 GHz
Bộ chia tần số (Divider) Chuỗi 5 tầng D-FF chia 32, hạ tần 1.6 GHz về 50 MHz
Tần số ngõ vào / Ngõ ra $F_{ref} = 50\text{ MHz} \to F_{out} = 1.6\text{ GHz}$
Công nghệ thực thi CMOS GPDK 90nm (Cadence Virtuoso)

Đóng góp của đồ án thể hiện ở việc giải quyết bài toán mismatch dòng điện trong mạch bơm sạc bằng giải pháp mạch học cụ thể, cung cấp dữ liệu mô phỏng đối sánh trực quan giữa mạch CP cơ bản và mạch CP cải tiến trên cùng một tiến trình công nghệ vi mạch 90nm.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế của đề tài:

  • Thiết kế mới dừng lại ở mức mô phỏng sơ đồ nguyên lý (Schematic simulation), chưa tiến hành thiết kế mặt nạ layout vi mạch, chưa đánh giá ảnh hưởng của các thành phần ký sinh sau đóng gói (Post-layout simulation).
  • Mặc dù đã cải tiến mạch Charge Pump để giảm hiện tượng lệch dòng, dạng sóng điện áp điều khiển $V_{CONT}$ cấp cho VCO vẫn còn tồn tại một lượng nhiễu nhất định tại trạng thái khóa pha.
  • Hệ thống không thể duy trì trạng thái khóa khi tần số ngõ vào vượt ra ngoài dải hoạt động danh định (mô phỏng cho thấy mạch mất khóa ở tần số thấp 18 MHz hoặc tần số cao 60 MHz).

Hướng phát triển:

  • Tối ưu hóa sâu hơn cấu trúc mạch bơm sạc và bộ lọc vòng lặp để triệt tiêu hoàn toàn gợn sóng trên điện áp $V_{CONT}$.
  • Thực hiện thiết kế Layout, kiểm tra luật thiết kế (DRC), kiểm tra tính tương đương sơ đồ mạch (LVS) và trích xuất ký sinh (PEX) trên công nghệ vi mạch bán dẫn.
  • Nghiên cứu các giải pháp mở rộng dải bắt tần số và tối ưu hóa công suất tiêu thụ tĩnh/động cho các ứng dụng vô tuyến băng thông rộng.

Giá trị tham khảo

Tài liệu khóa luận có giá trị tham khảo đối với:

  • Sinh viên, học viên cao học và kỹ sư thuộc các ngành Kỹ thuật Điện - Điện tử, Công nghệ Kỹ thuật Máy tính, Thiết kế Vi mạch (IC Design) và Kỹ thuật Viễn thông.
  • Các nhóm nghiên cứu đang tiếp cận quy trình thiết kế mạch tích hợp tương tự và tín hiệu hỗn hợp (Analog/Mixed-Signal IC Design) trên phần mềm Cadence Virtuoso.
  • Các nội dung có giá trị tham khảo cao gồm: phương pháp tính toán giải tích các thông số mạch lọc LPF bậc hai, kỹ thuật thiết kế bộ dao động Current-Starved VCO 5 tầng và giải pháp khắc phục lỗi mismatch trong mạch bơm sạc CMOS.

Câu hỏi thường gặp

1. Mục đích của việc thêm tụ điện $C_2$ song song trong bộ lọc LPF loại 2 là gì?
Trong bộ lọc RC bậc một nối tiếp ($R_1 - C_1$), mỗi khi dòng điện từ mạch bơm sạc $I_{CP}$ được bơm vào, điện áp điều khiển sẽ xảy ra các bước nhảy đột ngột do dòng đi trực tiếp qua điện trở $R_1$. Việc mắc thêm tụ $C_2$ (với giá trị $C_2 \approx C_1/10 = 4\text{ pF}$) song song với nhánh $R_1 - C_1$ giúp tạo ra bộ lọc bậc hai, làm trơn các bước nhảy điện áp và giảm thiểu hiện tượng gợn sóng (ripple) trên điện áp điều khiển $V_{cont}$.

2. Tại sao mạch Current-Starved VCO (CSVCO) được lựa chọn thay cho các cấu trúc VCO khác?
Current-Starved VCO có cấu trúc mạch dao động vòng đơn giản, diện tích chiếm dụng nhỏ và hiệu suất hoạt động cao. Cấu trúc này cho phép điều chỉnh dòng điện nạp/xả qua các cổng đảo thông qua điện áp điều khiển $V_{cont}$, giúp mở rộng dải điều chỉnh tần số dao động mà không đòi hỏi yêu cầu quá khắt khe về nhiễu pha nội tại, do nhiễu này sẽ được vòng lặp PLL bù trừ khi đạt trạng thái khóa.

3. Khối PFD giải quyết vấn đề "vùng chết" (Dead Zone) bằng kỹ thuật nào?
Mạch PFD số sử dụng hai D Flip-Flop kết hợp với cổng logic AND trên đường hồi tiếp Reset. Đường hồi tiếp này tạo ra một độ trễ bằng khoảng 5 độ trễ cổng logic, đảm bảo các tín hiệu UP và DN đều được bật trong một khoảng thời gian cực ngắn ngay cả khi độ lệch pha giữa hai ngõ vào bằng 0, từ đó loại bỏ hiện tượng mất độ nhạy tại điểm cân bằng pha.

4. Khóa luận sử dụng công nghệ và công cụ phần mềm nào để thiết kế và mô phỏng?
Toàn bộ hệ thống PLL được thiết kế ở mức transistor và mô phỏng trên nền tảng phần mềm Cadence Virtuoso, sử dụng bộ thư viện công nghệ CMOS GPDK 90nm (Generic Process Design Kit 90nm) với mức điện áp nguồn cung cấp danh định là 1.8 V.

5. Tần số hoạt động ngõ vào và ngõ ra của hệ thống PLL trong đồ án là bao nhiêu?
Hệ thống nhận tín hiệu tham chiếu ngõ vào có tần số 50 MHz (tương đương tần số của bộ dao động thạch anh SMD 3225) và tạo ra tín hiệu đồng bộ ở ngõ ra có tần số 1.6 GHz thông qua khối phân chia tần số có hệ số chia $N = 32$.

Kết luận

Đồ án tốt nghiệp "Thiết kế và đánh giá hệ thống Vòng khoá pha – PLL" của sinh viên Trần Tấn Đại và Đỗ Ngọc Luận đã hoàn thành việc thiết kế và mô phỏng hệ thống PLL tổng hợp tần số 1.6 GHz từ tín hiệu đầu vào 50 MHz trên công nghệ GPDK 90nm. Nghiên cứu đã giải quyết bài toán suy giảm chất lượng tín hiệu do hiện tượng lệch dòng trong mạch bơm sạc bằng cấu trúc mạch cải tiến, giúp làm phẳng điện áp điều khiển và rút ngắn thời gian khóa pha. Kết quả mô phỏng trên Cadence Virtuoso cung cấp cơ sở dữ liệu kỹ thuật có độ tin cậy cho việc phát triển các khối vi mạch tương tự và tín hiệu hỗn hợp trong các ứng dụng viễn thông hiện nay.