CHƯƠNG 1. GIỚI THIỆU CHUONG 2. LY THUYET CHUONG 3. THIET KE IP PHAN CUNG CHUONG 4.
KET QUA THUC HIEN CHƯƠNG 5. KẾT LUẬN VÀ HƯỚNG PHAT TRIEN 1V Abstract In computer science and communications electronics, the transmission of data always takes place in less-than-ideal conditions because communication channels are noisy chan- nel models. Therefore, the code stage channel coding or forward error correction (FEC) is used to check Look for, and correct errors in information transmission in transmitting in- formation through the channel where there is interference. Encrypting and decrypting the transmission channel is considered a functional block of the system telecommunications numbers in both the transmitting and receiver systems and will share the same code.
LDPC code (Low-Density Parity-Check code), aka Gallager code, was proposed by Gallager in 1962. The LDPC code is a linear block code determined through a low-density parity test matrix. That means this LDPC test matrix has 1’s bit count of each column weight (wc) is much smaller than the number of 1’s bits of each row. Currently, research topics on LDPC codes revolve around the Sum- algorithm Prod- uct and Bit-Flipping feature 2 development directions: increasing the effectiveness of error correction or reducing design complexity.
This thesis topic is designed and tested LDPC decoder using the Layered Weight Bit Flipping (LWBF) algorithm - a variant of the Bit-Flipping algorithm. Thereby, examining the improvement in functionality and perfor- mance of the LWBF algorithm compared to the above algorithms. The design result of the project is an LDPC IP Decoder with the requirements: e Perform LDPC decoding using LWBF. e Reduce hardware resources used (Low Complexity).
e Improved processing speed (more than 250 MHz on the DE2-115). e Low Power consumption. e Reduce the number of test loops. This graduate thesis examines the basic theories of code LDPC and proceeds to design a hardware IP that handles LDPC decoding using a more improved algorithm.
The content of the thesis report narrates the step-by-step implementation plan and design testing. Specifically, the thesis consists of the following 5 chapters: Abstract GVHD: TS. Tran Hoang Linh CHAPTER 1. HARDWARE IP DESIGN CHAPTER 4.
IMPLEMENTATION RESULTS CHAPTER 5. CONCLUSION AND DIRECTION OF DEVELOPMENT Lời cam đoan Hoc vién cam đoan rồng, ngoại trừ các kết quả tham khảo từ các công trình khác đã trích dẫn uà nêu rõ trong luận uăn nàu, các công uiệc nghiên cứu 0à trình bàu trong luận Uốn la do chính học uiên thực hiện. Học viên vii Muc luc Loi cam dn Tóm tắt luận văn Mục lục Danh sách hình vẽ Danh sách bảng 1 Giới thiệu 1.2 Lich st nghién cittuvé ECC .3 Tình hình nghiên cứu mã LDPC.1 LDPC Decoder cho mạng cảm biến không dây.2 Low-Complexity LDPC sử dụng giải thuật Bit-Flipping. 14 Nhiệm vụ luận vẫn .Ặ Q Q Q HQ HQ Sa 2 Lý thuyết 2.1 Một số thuật ngữ về mã hóa kênh truyền.11 Mã phát hiện và sửa lỗi (ECC).
212 Mã khối tuyến tính. Tỉ lệ mã khối (CodeRate).2 Lý thuyết cơ sở về giải thuật LDPC.1 Tổng quan về mã LDPC .2 Mã LDPC đều và Mã LDPC không đều .3 Giải thuật LDPC.1 Một số ký hiệu và quy ước. Bài toán mỞởđầu. QQ QQQ Q Q eee 2.
Bộ mã hóa thông tin (LDPC Encoder). viii MUC LUC GVHD: TS. Tran Hoang Linh 2.4 Bộ gidi ma théng tin (LDPC Decoder) .5 Vidu vé Ma héa LDPC va Gidimi LDPC .4 Giai thuat Layer Weight Bit-Flipping (LWBF).1 Tổng quan về giải thuật giải mã LDPC Sum-Product.2 Tổng quan về giải thuật giải mã LDPC Bit-Flipping. Giải mã LDPC bằng giải thuật LWBE.
3 Thiết kê IP phần cứng 26 3.1 Đặc tả IP phần cứng LWBEF-Decoder. ee ee ee 26 3.2 Lưu đồ giải thuật của khối LWBF-Decoder.3 Mô hình máy trạng thái cua b6 LDPC Decoder .2 Thiét ké IP cho khé6i LWBF Decoder .1 Su dung may trang thai Moore .2 Tối ưu hóa khối Logic Trạng thai ké tiép (Next state Logic) 30 3. Tín hiệu ngõ vào/ngõ racủalP. 31 4 Kết quả thực hiện 32 41 Thiết bị và phần mềm sửdụng.
32 42 Nội dungkim tra .1 Kiểm tra chức năng của IP thiết kế.2 Kiểm tra hiệu năng của IP thiết kế. So sánh thiết kế của đề tài với những nghiên cứu tương tự 30 4. Kết quả kim tra hoạt động .1 Tổng hợp mạch (Syntheis .2 Mô phỏng gidi ma LDPC bang ModelSim .3 Do téc dé tdi da (FMAX) cia b6 LWBF Decoder .4 Khao sat céng suat tiéu thu cha b6 LWBF Decoder .5 So sánh hiệu năng của bộ LWBEF-Decoder. 40 5 _ Kết luận và hướng phát triển 42 51 Kếtluận.2 Hướng phát triển .1 Ứng dụng khéi LWBF Decoder vao bộ nhớ flash.2 Xây dựng thêm khối tạo H-matrix cho bộ Decoder.
Xây dựng prototype cho khối thu - phát LWBF LDPC. 44 Tài liệu tham khảo 46 ix Danh sách hình vẽ 1.1 Sơ đồ khối hoàn chỉnh khối phát - thu của một hệ thống viễn thông .22 Minh họa truyền tín hiệu qua kênh dẫn có nhiễu.3 So sánh hiệu năng của các bộ LDPC do nhóm nghiên cứu thực hiện .4 Kiến trúc phần cứng của bộ QC-LPDC Decoder. 15 Mạch RTL của bộ giải mã BE-LDPC.1 Giản đồ Tanner biểu diễn matrậnH. Giản đồ Tanner của ma trận LDPC (10,24).3 Tín hiệu lan truyền trong giải thuật Sum-product.
Tín hiệu lan truyền trong giải thuật Bit-Flpping .5 Mô hình subgraph trong lan truyền của WBF.6 The average and standard deviation of critical parameters .1 Luu dé gidi thuat xtly LWBF.2 M6 hinh may trang thai cua b6 LDPC Encoder. Sơ đồ mạch máy trạng thái Moore.4 Mạch tổ hợp bộ trạng thái kế tiếp.5 Mạch tổ hợp kiểm tra pariy.6 GPIO co ban cua IP LWBF-Decoder .1 Phần mềm sử dụng dé thiét ké vakiémtraIP .2 Kit FPGA Altera DE2-115. Kết quả quá trình synthesis mạch .4 TP phần cứng LWBE-LDPC Decoder .5 Nạp IP phần cứng lên ki DE2ll5 .6 Mạch tổ hợp bộ LIWBF-LDPC Decoder.7 Cài đặt biên dịch và chạy mô phỏng bằng ModelSim .8 Waveform các tín hiêu mô phỏng .9 Phân tích thời gian tĩnh (STA) trên IP Decoder dat chuan .10 Tần số hoạt động cực đại của IP trên Cyclonell.11 Tốc độ tối đa đạt hơn 550 MHz trên StratixlV. DANH SACH HINH VE GVHD: TS.
Tran Hoang Linh 4.12 Đo đạc công suất tiêu thụ sử dụng PowerPlay .1 Sơ đồ khối giải mã của Bộ nhớ flash NAND .2_ Mô hình cải tiến IP khi thêm bộ tạo matrậnH. 44 xI Danh sach bang 1.1 Khảo sát kết quả thiết kế trên bộ Decoder (625°C).2 Thông số thiết kế BF-LDPC được nhóm nghiên cứu công bố .1 Ví dụ kiểm tra chấn lẻ .2 Bảng tóm tắt những ký hiệu toán học sử dụng trong giải thuật LDPC.1 Chú thích trạng thái của bộ LDPC Decoder .1 Bảng nội dung kiểm tra thiết kế.2 So sánh PMAX các thiết bị hiện nay của Altera.3 So sánh kết quả với những bộ Decoder khác giải thuật. 41 xii Chudng 1 Giới thiệu 1.1 Tổng quan Trong ngành khoa học máy tính và điện tử truyền thông, việc truyền phát dữ liệu luôn diễn ra trong điều kiện không lý tưởng vì kênh truyền (communication channels) luôn là mô hình kênh truyền có nhiễu (noisy channel model). Chính vì vậy, công đoạn mã hóa kênh truyền (channel coding hay forward error corection - PEC) được dùng để kiểm tra và sửa lỗi thông tin truyền trong quá trình truyền phát thông tin thông qua kênh dẫn có nhiễu.
Khối mã hóa ở phía phát và giải mã hóa ở phía thu là một công đoạn vô cùng quan trọng để đảm bảo thông tin được kiểm tra và sửa lỗi nếu có trong quá trình thu phát tín hiệu. Inout Digital Transducer Source Channel | Modulator Source ””——*+ and A to D Encoder Encoder and Dto A converter converter Channel Output Digital Output Transducer | Source Channel Demodulator ở Sie nal and D tủ A Decoder Decoder and Ato D converter converter Basic Elements of a Digital Communication System Hình 1.1: Sơ đồ khối hoàn chỉnh khối phát - thu của một hệ thống viễn thông CHUONG 1. GIOI THIEU GVHD: TS. Tran Hoang Linh Ý tưởng chính các khối mã hóa kênh là thực hiện đưa thêm một đoạn mã sửa sai (ECC - Error Correction Code) vào thông tin truyền ở máy phát (transmitter) sau đó điều chế sóng và truyền đi đến máy thu (receiver).
Máy thu sau khi nhận được đoạn mã sẽ tiến hành giải mã và những bit sai nếu có dựa vào giải thuật của BCC đã được cài vào.2 Lịch sử nghiên cứu về ECC Kể từ khi Hamming công bố khái niệm đầu tiên về mã sửa lỗi, những nghiên cứu BCC tăng lên đáng kể lúc bấy giờ. Đáng chú ý là vào năm 1955, D. Muller đã xuất bản trong tờ báo khoa học về ứng dụng của Đại số Nhị Phân (Boolean Algebra) trong các mạch điện tử và mã sửa lỗi. Trong khi đó, một nghiên cứu độc lập với Muller được thực hiện bởi I.Reed cho ra một mã sửa lỗi tương tự nhưng có hiệu năng gấp hai lần.
Loại mã sửa lỗi này còn được gọi là Reed-Muller [2|. Năm 1948, Shannon đã chứng minh Định lý mã hóa trên kênh nhiễu (noisy-channel coding theorem) [14]. Định lý đề xuất rằng cho dù một kênh truyền thông có bị ô nhiễm bởi nhiễu âm bao nhiêu đi chăng nữa, chúng ta cũng vẫn có thể truyền thông tin dữ liệu số không lỗi (error-free) tới một tỷ lệ tối đa nhất định qua một kênh truyền. Nam 1963, Robert Gallager đã đưa ra giải thuật "Low-Density Parity Check Codes'" trong đề án tiến sĩ.
Trong đề án này, Gallager đã giới thiệu về giải thuật LDPC, phân tích chúng và đưa ra một số giải thuật giải mã. Tuy nhiên, vì hạn chế của máy điện toán lúc bấy giờ, Gallager chưa thể kiểm tra được dung lượng của giải thuật LDPC so với Giới hạn của Định lý Shannon. Nam 1982, trên cơ sở giải thuật LDPC của Gallager, Micheal Tanner đã nghiên cứu và cho ra một cách biển diễn trực quan hơn của giải thuật LDPC bằng giản đồ lưỡng cực (bipartie graph), gọi là giản đồ Tanner [11]. Năm 1993 được xem là một sự cách mạng bởi sự ra đời của Turbo code, một loại mã tích chập.
Turbo cùng với LDPC là hai loại mã tốt nhất lúc bấy giờ cho các hệ thống. Tuy nhiên do tính phức tạp của kiến trúc mã khối, LDPC khó thiết kế hơn và Turbo được sư dụng rộng rãi hơn. Năm 1995, với ý tường làm mới và cải thiện giải thuật LDPC của Gallager, nhóm nghiên cứu của David Mackay đã chứng minh được rằng LDPC code có khả năng tiệm cận đến Giới hạn Shannon trong kênh truyền có nhiễu (AWGN). GIOI THIEU GVHD: TS.
Tran Hoang Linh Binary signal Noise NYT] ale network 1 network 2 Hình 1.2: Minh họa truyền tín hiệu qua kênh dẫn có nhiễu 1.3 Tình hình nghiền cứu mã LDPC Mã LDPC đã và đang được ưa chuộng sử dụng trong các hệ thống truyền tin trong bối cảnh môi trường truyền tin có rất nhiều nguồn nhiéu (noise) - can nhiéu (interference) - fading.
