Luận văn thạc sĩ: Thiết kế bộ giải mã LDPC sử dụng thuật toán LWBF trên FPGA

Luận văn thạc sĩ kỹ thuật nghiên cứu kỹ thuật điện tử thiết kế bộ giải mã ldpc sử dụng giải thuật lwbf trên fpga, khảo sát thực trạng, phân tích nguyên nhân, đề xuất giải pháp cải

• Tác giả: Nguyễn Đức Anh Trung
• Người hướng dẫn: TS. Trần Hoàng Linh
• Trường học: Đại học Bách Khoa, ĐHQG TP. Hồ Chí Minh
• Chuyên ngành: Kỹ thuật điện tử
• Đề tài: Thiết Kế Bộ Giải Mã LDPC Trên FPGA Với Thuật Toán LWBF
• Loại tài liệu: luận văn thạc sĩ
• Năm xuất bản: 2024
• Địa điểm: TP. Hồ Chí Minh

Mục lục chi tiết

• Lời cảm ơn
• Tóm tắt luận văn
• Abstract
• Lời cam đoan
• Danh sách hình vẽ
• Danh sách bảng
• 1. CHƯƠNG 1: GIỚI THIỆU
• 1.1. Tổng quan
• 1.2. Lịch sử nghiên cứu về ECC
• 1.3. Tình hình nghiên cứu mã LDPC
• 1.3.1. LDPC Decoder cho mạng cảm biến không dây
• 1.3.2. Low-Complexity LDPC sử dụng giải thuật Bit-Flipping
• 1.4. Nhiệm vụ luận văn
• 2. CHƯƠNG 2: LÝ THUYẾT
• 2.1. Một số thuật ngữ về mã hóa kênh truyền
• 2.1.1. Mã phát hiện và sửa lỗi (ECC)
• 2.1.2. Mã khối tuyến tính
• 2.1.3. Tỉ lệ mã khối (CodeRate)
• 2.2. Lý thuyết cơ sở về giải thuật LDPC
• 2.2.1. Tổng quan về mã LDPC
• 2.2.2. Mã LDPC đều và Mã LDPC không đều
• 2.2.3. Giải thuật LDPC
• 2.2.3.1. Một số ký hiệu và quy ước
• 2.2.3.2. Bài toán mở đầu
• 2.3. Bộ mã hóa thông tin (LDPC Encoder)
• 2.4. Bộ giải mã thông tin (LDPC Decoder)
• 2.5. Ví dụ về Mã hóa LDPC và Giải mã LDPC
• 2.6. Giải thuật Layered Weight Bit-Flipping (LWBF)
• 2.6.1. Tổng quan về giải thuật giải mã LDPC Sum-Product
• 2.6.2. Tổng quan về giải thuật giải mã LDPC Bit-Flipping
• 2.6.3. Giải mã LDPC bằng giải thuật LWBF
• 3. CHƯƠNG 3: THIẾT KẾ IP PHẦN CỨNG
• 3.1. Đặc tả IP phần cứng LWBF-Decoder
• 3.2. Lưu đồ giải thuật của khối LWBF-Decoder
• 3.3. Mô hình máy trạng thái của bộ LDPC Decoder
• 3.4. Thiết kế IP cho khối LWBF Decoder
• 3.4.1. Sử dụng máy trạng thái Moore
• 3.4.2. Tối ưu hóa khối Logic Trạng thái kế tiếp (Next state Logic)
• 3.5. Tín hiệu ngõ vào/ngõ ra của IP
• 4. CHƯƠNG 4: KẾT QUẢ THỰC HIỆN
• 4.1. Thiết bị và phần mềm sử dụng
• 4.2. Nội dung kiểm tra
• 4.2.1. Kiểm tra chức năng của IP thiết kế
• 4.2.2. Kiểm tra hiệu năng của IP thiết kế
• 4.2.3. So sánh thiết kế của đề tài với những nghiên cứu tương tự
• 4.3. Kết quả kiểm tra hoạt động
• 4.3.1. Tổng hợp mạch (Synthesis)
• 4.3.2. Mô phỏng giải mã LDPC bằng ModelSim
• 4.3.3. Đo tốc độ tối đa (FMAX) của bộ LWBF Decoder
• 4.3.4. Khảo sát công suất tiêu thụ của bộ LWBF Decoder
• 4.3.5. So sánh hiệu năng của bộ LWBF-Decoder
• 5. CHƯƠNG 5: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
• 5.1. Kết luận
• 5.2. Hướng phát triển
• 5.2.1. Ứng dụng khối LWBF Decoder vào bộ nhớ flash
• 5.2.2. Xây dựng thêm khối tạo H-matrix cho bộ Decoder
• 5.2.3. Xây dựng prototype cho khối thu - phát LWBF LDPC
• Tài liệu tham khảo

Tóm tắt

I. Giới thiệu

Trong ngành khoa học máy truyền thông, việc truyền phát dữ liệu thường diễn ra trong các điều kiện không lý tưởng, đặc biệt là qua các kênh truyền nhiễu. Mã hóa kênh truyền, hay còn gọi là mã sửa lỗi (FEC), đóng vai trò quan trọng trong việc đảm bảo thông tin được truyền tải chính xác. Mã LDPC (Low-Density Parity-Check) là một trong những mã sửa lỗi hiệu quả nhất hiện nay, được phát triển bởi Robert Gallager. Mã LDPC được xác định thông qua một ma trận kiểm tra chẵn, trong đó trọng số của mỗi cột nhỏ hơn trọng số của mỗi hàng. Nghiên cứu hiện tại chủ yếu tập trung vào các thuật toán như Sum-Product và Bit-Flipping để cải thiện hiệu suất của mã LDPC. Đề tài này sẽ thiết kế bộ giải mã LDPC sử dụng thuật toán LWBF (Layered Weight Flipping) trên nền tảng FPGA, nhằm tối ưu hóa hiệu suất và giảm thiểu tài nguyên phần cứng.

II. Lý thuyết về mã LDPC

Mã LDPC là một loại mã kiểm tra chẵn mật thấp, được sử dụng rộng rãi trong các hệ thống truyền thông hiện đại. Mã này có khả năng gần đạt đến giới hạn Shannon, cho phép truyền tải thông tin hiệu quả hơn trong các kênh truyền nhiễu. Các nghiên cứu gần đây đã chỉ ra rằng mã LDPC có thể cải thiện đáng kể hiệu suất truyền thông, đặc biệt trong các ứng dụng như mạng không dây và truyền thông vệ tinh. Thuật toán LWBF được đề xuất trong luận văn này nhằm cải thiện tốc độ xử lý và giảm thiểu độ phức tạp của bộ giải mã. Việc áp dụng thuật toán này trên FPGA không chỉ giúp tối ưu hóa hiệu suất mà còn giảm thiểu tiêu thụ năng lượng, điều này rất quan trọng trong các ứng dụng nhúng.

III. Thiết kế phần cứng bộ giải mã LDPC

Thiết kế phần cứng cho bộ giải mã LDPC sử dụng FPGA là một thách thức lớn, đòi hỏi sự cân nhắc kỹ lưỡng về tài nguyên và hiệu suất. FPGA cung cấp khả năng lập trình linh hoạt, cho phép tối ưu hóa các thuật toán mã hóa và giải mã. Trong luận văn này, bộ giải mã LDPC được thiết kế dựa trên thuật toán LWBF, với mục tiêu giảm thiểu tài nguyên phần cứng và cải thiện tốc độ xử lý. Các mô hình máy trạng và mạch logic được sử dụng để xây dựng bộ giải mã, đảm bảo rằng nó có thể hoạt động hiệu quả trong các điều kiện thực tế. Kết quả cho thấy bộ giải mã có thể đạt tốc độ xử lý trên 100 MHz, với mức tiêu thụ năng lượng thấp.

IV. Kết quả thực hiện

Kết quả thực hiện cho thấy bộ giải mã LDPC sử dụng thuật toán LWBF có hiệu suất vượt trội so với các phương pháp truyền thống. Qua các thử nghiệm, bộ giải mã đã chứng minh khả năng xử lý nhanh chóng và chính xác, với tỷ lệ lỗi thấp trong các điều kiện truyền nhiễu khác nhau. Việc sử dụng FPGA không chỉ giúp giảm thiểu chi phí sản xuất mà còn tăng cường khả năng mở rộng cho các ứng dụng trong tương lai. Các số liệu thu được từ quá trình thử nghiệm cho thấy rằng bộ giải mã có thể hoạt động ổn định trong các môi trường thực tế, mở ra nhiều cơ hội ứng dụng trong lĩnh vực truyền thông.

V. Kết luận và hướng phát triển

Luận văn đã trình bày một cách chi tiết về thiết kế bộ giải mã LDPC sử dụng thuật toán LWBF trên FPGA. Kết quả nghiên cứu cho thấy rằng việc áp dụng thuật toán này không chỉ cải thiện hiệu suất mà còn giảm thiểu tài nguyên phần cứng. Hướng phát triển trong tương lai có thể bao gồm việc mở rộng ứng dụng của bộ giải mã trong các hệ thống truyền thông không dây và phát triển các thuật toán mã hóa mới nhằm nâng cao hiệu quả truyền tải thông tin. Việc nghiên cứu sâu hơn về các thuật toán mã hóa và giải mã sẽ giúp tối ưu hóa hơn nữa các hệ thống truyền thông hiện đại.

Nội dung chính

Tổng quan nghiên cứu

Trong kỷ nguyên số hóa và mạng truyền thông thế hệ mới, quá trình truyền phát thông tin luôn phải đối mặt với các tác động tiêu cực từ mô hình kênh truyền có nhiễu (noisy channel model). Để đảm bảo tính toàn vẹn và độ tin cậy của dữ liệu, kỹ thuật mã hóa sửa sai kênh truyền (Forward Error Correction - FEC) đóng vai trò xương sống tại cả đầu phát và đầu thu. Trong số các họ mã khối tuyến tính, mã kiểm tra chẵn lẻ mật độ thấp (Low-Density Parity-Check - LDPC) được đánh giá là tiệm cận đến giới hạn dung lượng kênh Shannon. Tuy nhiên, các giải thuật giải mã mềm truyền thống như Sum-Product (SPA) thường đòi hỏi hơn 12.500 bảng tra LUTs cùng khối lượng tính toán dấu phẩy động khổng lồ, trong khi các giải thuật cứng như Bit-Flipping (BF) thông thường lại mất trung bình 30 chu kỳ lặp để hội tụ và có hiệu năng sửa sai hạn chế.

Vấn đề then chốt được đặt ra là làm thế nào để trung hòa giữa độ phức tạp phần cứng, diện tích chip và tốc độ xử lý thời gian thực. Đề tài luận văn thạc sĩ chuyên ngành Kỹ thuật Điện tử (Mã số: 8520203) của học viên Nguyễn Đức Anh Trung, dưới sự hướng dẫn khoa học của TS. Trần Hoàng Linh tại Trường Đại học Bách Khoa - ĐHQG TP.HCM, đã tập trung giải quyết bài toán này. Nghiên cứu thực hiện từ tháng 09/2023 đến tháng 01/2024 với mục tiêu thiết kế hoàn chỉnh một lõi IP phần cứng giải mã LDPC sử dụng giải thuật cải tiến Layered Weight Bit-Flipping (LWBF) trên nền tảng FPGA.

Kết quả nghiên cứu mang lại ý nghĩa thực tiễn to lớn khi tối ưu hóa tài nguyên phần cứng xuống dưới mức 3% dung lượng chip Altera Cyclone II, đồng thời nâng cao tần số xử lý Fmax vượt trên 250 MHz trên kit phát triển DE2-115 và đạt hơn 550 MHz trên dòng vi mạch Stratix IV, tạo tiền đề vững chắc cho việc ứng dụng trong các hệ thống truyền thông băng rộng và bộ nhớ thể rắn.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Khung lý thuyết của đề tài được xây dựng trên nền tảng vững chắc của hai lý thuyết toán học và viễn thông kinh điển:

• Định lý mã hóa kênh truyền có nhiễu của Claude Shannon (1948): Đặt ra nền tảng về dung lượng kênh cực đại mà tại đó thông tin có thể được truyền đi mà không phát sinh lỗi.
• Lý thuyết mã kiểm tra chẵn lẻ mật độ thấp của Robert Gallager (1962) và mở rộng của David MacKay (1995): Chứng minh rằng các ma trận kiểm tra có mật độ bit 1 thưa thớt cho phép giải mã lặp tiệm cận giới hạn Shannon với độ phức tạp tính toán giảm thiểu.
• Mô hình biểu diễn giản đồ Tanner (1982): Sử dụng đồ thị lưỡng phân (bipartite graph) để trực quan hóa mối liên kết giữa tập hợp các nút biến (Variable Nodes - VN) và nút kiểm tra chẵn lẻ (Check Nodes - CN).

Ba khái niệm học thuật cốt lõi được triển khai trong nghiên cứu bao gồm:

1. Mã khối tuyến tính LDPC(n, k): Cấu hình với từ mã có độ dài n = 10 bit, khối thông tin k = 5 bit và tỉ lệ mã khối Code Rate R = 1/2.
2. Ma trận kiểm tra H và ma trận sinh G: Ma trận H kích thước 5x10 có trọng số cột wc = 2 và trọng số hàng wr = 4, liên kết với ma trận sinh G = [Ik, P] để tạo từ mã chuẩn xác.
3. Giải thuật Layered Weight Bit-Flipping (LWBF): Cơ chế lan truyền thông tin 3 tầng (3-layer propagation) tích hợp đồ thị phụ (subgraph), cho phép cập nhật thông tin kiểm tra chẵn lẻ từ các nút biến lân cận trước khi ra quyết định đảo bit, khắc phục triệt để hiện tượng đảo bit ngẫu nhiên của giải thuật Bit-Flipping truyền thống.

Phương pháp nghiên cứu

Phương pháp nghiên cứu kết hợp giữa mô hình hóa toán học, mô phỏng hành vi và hiện thực hóa phần cứng thông qua quy trình kỹ thuật nghiêm ngặt:

• Nguồn dữ liệu và bộ mẫu thử nghiệm: Dữ liệu kiểm thử bao gồm tập hợp các vector từ mã nhị phân 10-bit được tạo ngẫu nhiên và đưa qua mô hình kênh truyền AWGN có nhiễu nhân tạo. Toàn bộ 100% mẫu thử nghiệm được đối sánh trực tiếp với kết quả tính toán giải tích từ phần mềm MATLAB để xác minh tính đúng đắn của thuật toán.
• Phương pháp phân tích và thiết kế phần cứng: Sử dụng ngôn ngữ mô tả phần cứng Verilog/VHDL để hiện thực hóa kiến trúc máy trạng thái hữu hạn Moore (FSM Moore). Cấu trúc FSM Moore được lựa chọn vì ngõ ra chỉ phụ thuộc vào trạng thái hiện tại, giúp tách biệt thành phần tuần tự và rút ngắn đường dẫn tới hạn (critical path), hỗ trợ tối ưu hóa quy trình phân tích thời gian tĩnh (Static Timing Analysis - STA).
• Quy trình tối ưu hóa mạch tổ hợp: Khối logic trạng thái kế tiếp (Next State Logic) chiếm 70% tài nguyên xử lý được chuyển đổi hoàn toàn sang dạng mạch tổ hợp thuần túy (Combinational Logic). Thay vì sử dụng các toán tử cộng và nhân phức tạp trong thư viện tổng hợp, nghiên cứu khởi tạo trực tiếp các bộ cộng bán phần (Half-Adder gồm cổng XOR và AND) ở mức cổng logic nhằm triệt tiêu độ trễ chuyển mạch và hiện tượng trôi pha (glitches/hazards).
• Timeline nghiên cứu: Đề tài hoàn thành trong 16 tuần (từ tháng 09/2023 đến tháng 12/2023), trải qua các giai đoạn từ tổng hợp lý thuyết, lập trình RTL, mô phỏng chức năng trên ModelSim-Intel đến tổng hợp mạch và nạp thực nghiệm trên kit FPGA Altera DE2-115.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình tổng hợp và kiểm định thực nghiệm trên công cụ Quartus II 64-Bit Version 13.1 cùng kit phần cứng đã đem lại các phát hiện kỹ thuật mang tính đột phá:

• Tối ưu hóa tài nguyên phần cứng vượt bậc: IP Core LWBF-Decoder khi tổng hợp trên dòng chip Altera Cyclone II (EP2C35F672C6) chỉ tiêu tốn đúng 715 phần tử logic (Logic Elements - LEs), chiếm vỏn vẹn 2% trên tổng số 33.216 LEs của toàn chip. Số lượng thanh ghi tuần tự chuyên dụng chỉ chiếm 285 thanh ghi (dưới 1%). So với giải thuật Sum-Product truyền thống tiêu tốn 12.591 LUTs và 1.600 FFs, thiết kế LWBF giúp tiết kiệm hơn 94% diện tích vi mạch.
• Bứt phá về tần số hoạt động cực đại (Fmax): Nhờ thiết kế tối ưu đường dẫn tới hạn trong mạch tổ hợp FSM Moore, bộ giải mã đạt tần số xử lý an toàn trên 250 MHz trên dòng Cyclone II. Đặc biệt, khi chuyển đổi tổng hợp sang dòng chip hiệu năng cao Stratix IV, tần số Fmax bứt phá vượt mốc 550 MHz, nhanh gấp hơn 9 lần so với bộ giải mã SPA 4-bit LLR (59,64 MHz).
• Tốc độ hội tụ và giảm chu kỳ lặp: Cơ chế phân tầng trọng số 3 layer giúp quá trình giải mã chỉ mất dưới 10 chu kỳ xung nhịp để khôi phục chính xác chuỗi 5-bit dữ liệu từ codeword bị lỗi, giảm hơn 66% số chu kỳ lặp so với mức 30 chu kỳ của các kiến trúc Bit-Flipping tiêu chuẩn.
• Tiết kiệm công suất tiêu thụ: Khảo sát trên công cụ phân tích năng lượng PowerPlay ghi nhận mức công suất tiêu thụ tĩnh và động duy trì ở mức rất thấp, loại bỏ hoàn toàn các bộ tính toán hàm phi tuyến phức tạp như Tan Hyperbolic hay ước lượng tỷ số log-likelihood (LLR).

Thảo luận kết quả

Nguyên nhân cốt lõi giúp bộ giải mã LWBF đạt được hiệu năng vượt trội nằm ở sự kết hợp hoàn hảo giữa thuật toán quyết định cứng phân tầng và kiến trúc phần cứng chuyên biệt. Trong các bộ giải mã SPA, việc tính toán xác suất liên tục đòi hỏi các khối ALU lớn xử lý dấu phẩy động, khiến độ trễ lan truyền tín hiệu tăng cao và gây nghẽn cổ chai tại các nút kiểm tra chẵn lẻ. Ngược lại, giải thuật LWBF tận dụng các phép toán nhị phân đơn giản thông qua cấu trúc đồ thị con (subgraph), giúp đưa ra quyết định sửa lỗi tức thời.

Khi so sánh với công trình của M. Pham và cộng sự (2014) trên chip Xilinx Spartan-3E, bộ giải mã SPA 4-bit của họ bị giới hạn tốc độ ở mức 59,64 MHz và tiêu tốn tới 150 mW công suất tĩnh. Thiết kế LWBF trong luận văn này đã vượt trội hoàn toàn về cả diện tích phần cứng lẫn tần số xung nhịp. So sánh với công trình BF-LDPC của Sowmya K. và Sandesh Krishna Shetty chạy ở tần số 50 MHz trên Artix-7, kiến trúc LWBF không chỉ đạt tốc độ cao hơn gấp 5 lần mà còn nâng cao đáng kể xác suất sửa đúng bit nhờ cấu trúc lan truyền thông tin đa tầng.

Dữ liệu kiểm tra thực nghiệm được đối chiếu rõ nét qua các bảng tổng hợp báo cáo tài nguyên và sơ đồ dạng sóng (waveform) trên ModelSim. Dạng sóng mô phỏng cho thấy ngay khi chuỗi codeword lỗi 10-bit được nạp vào chân CW_IN, các trạng thái PCHK, CCHK và FIX phối hợp nhịp nhàng trong vài chu kỳ clock, sau đó cờ DEC_DONE lập tức bật lên mức logic 1, xuất ra chính xác chuỗi dữ liệu 5-bit gốc tại ngõ ra OUTPUT mà không xảy ra bất kỳ lỗi vi phạm thời gian (timing violation) nào.

Đề xuất và khuyến nghị

Dựa trên các kết quả đạt được từ thiết kế IP phần cứng LWBF-Decoder, bốn khuyến nghị hành động cụ thể được đề xuất nhằm mở rộng ứng dụng trong công nghiệp vi mạch:

• Tích hợp bộ giải mã vào bộ điều khiển bộ nhớ Flash NAND: Các doanh nghiệp thiết kế vi mạch lưu trữ nên ứng dụng lõi IP LWBF-Decoder vào hệ thống Flash Controller nhằm thay thế các bộ mã BCH truyền thống, hướng tới mục tiêu gia tăng 30% tốc độ đọc/ghi dữ liệu và kéo dài tuổi thọ chip nhớ trong lộ trình 2024-2025 do nhóm kỹ sư phần cứng chủ trì.
• Phát triển module tự động sinh ma trận kiểm tra H linh hoạt: Các nhóm nghiên cứu tại trường đại học cần xây dựng thêm khối H-matrix Generator có khả năng cấu hình động chiều dài codeword từ 10-bit lên 128-bit, 1024-bit và 2048-bit, hoàn thành trong thời gian 6 tháng để đáp ứng các chuẩn truyền thông đa dạng.
• Xây dựng mẫu thử nghiệm phần cứng Transceiver hoàn chỉnh: Phòng thí nghiệm Điện tử Viễn thông cần thiết kế đồng bộ cả khối phát (Encoder), khối điều chế QAM/BPSK và kênh truyền mô phỏng thời gian thực, đặt mục tiêu nâng thông lượng truyền dẫn lên mức 1 Gbps trước quý 4 năm 2024.
• Tối ưu hóa layout vi mạch theo tiến trình bán dẫn chuyên dụng ASIC: Nhóm nghiên cứu nên phối hợp cùng các trung tâm vi mạch để chuyển đổi thiết kế RTL sang tiến trình công nghệ 28nm hoặc 16nm, nhằm giảm công suất tiêu thụ xuống dưới 20 mW và diện tích silicon dưới 0,1 mm2 trong kế hoạch 2 năm tới.

Đối tượng nên tham khảo luận văn

Công trình luận văn là tài liệu tham khảo giá trị cho 4 nhóm đối tượng trọng tâm:

• Kỹ sư thiết kế phần cứng FPGA và vi mạch số (ASIC/FPGA Designers): Cung cấp phương pháp luận thực chiến về mô hình hóa FSM Moore, kỹ thuật tối ưu hóa đường dẫn tới hạn và phương pháp đóng gói lõi IP Core chuẩn công nghiệp cho các hệ thống xử lý số tốc độ cao.
• Nhà nghiên cứu và giảng viên chuyên ngành Kỹ thuật Điện tử - Viễn thông: Nguồn học liệu chất lượng cao phục vụ nghiên cứu và giảng dạy các chuyên đề về Lý thuyết thông tin, Mã hóa kênh truyền tiên tiến và Thuật toán xử lý tín hiệu số trên phần cứng.
• Kỹ sư phát triển hệ thống nhúng và mạng cảm biến không dây (WSN): Cung cấp giải pháp kỹ thuật cụ thể để tích hợp khối sửa sai FEC tiêu thụ năng lượng siêu thấp vào các thiết bị IoT và nút mạng cảm biến hoạt động bằng pin.
• Học viên cao học và sinh viên kỹ thuật: Cẩm nang hướng dẫn toàn diện từ khâu mô phỏng thuật toán trên MATLAB, mô phỏng chức năng trên ModelSim cho đến phân tích thời gian tĩnh STA và thực thi thực tế trên công cụ Quartus II.

Câu hỏi thường gặp

• Giải thuật LWBF có điểm gì vượt trội so với giải thuật Bit-Flipping truyền thống?
  Giải thuật LWBF bổ sung thêm tầng lan truyền thông tin qua các đồ thị con (subgraph), giúp các nút biến cập nhật thông tin kiểm tra chẵn lẻ hai lần trước khi quyết định đảo bit. Cơ chế này giúp giảm số vòng lặp giải mã từ 30 chu kỳ xuống dưới 10 chu kỳ, ngăn ngừa hiện tượng đảo bit lặp lại không hội tụ.

• Tại sao nghiên cứu lại chọn máy trạng thái Moore thay vì máy trạng thái Mealy?
  Máy trạng thái Moore có ngõ ra chỉ phụ thuộc duy nhất vào trạng thái hiện tại, giúp cô lập hoàn toàn thành phần tuần tự và rút ngắn đường dẫn tới hạn (critical path). Điều này giúp hệ thống đạt chuẩn phân tích thời gian tĩnh STA ở tần số cao trên 250 MHz mà không bị ảnh hưởng bởi xung nhiễu logic (glitches).

• IP Core LWBF-Decoder chiếm bao nhiêu tài nguyên trên FPGA Cyclone II?
  Kết quả tổng hợp thực tế trên phần mềm Quartus II cho thấy thiết kế chỉ tiêu tốn 715 Logic Elements (chiếm 2% tài nguyên chip EP2C35F672C6) và 285 thanh ghi logic (dưới 1%), giúp tiết kiệm diện tích gấp nhiều lần so với các giải thuật giải mã mềm khác.

• Tần số hoạt động Fmax của bộ giải mã có thể đạt mức tối đa là bao nhiêu?
  Bộ giải mã đạt tần số vận hành an toàn trên 250 MHz trên kit phát triển Altera DE2-115 và khi chuyển sang tổng hợp trên dòng chip cao cấp Stratix IV, tần số Fmax có thể vượt mức 550 MHz, đáp ứng hoàn hảo các yêu cầu truyền thông băng thông rộng trong thời gian thực.

• Thiết kế này có khả năng mở rộng cho các từ mã dài hơn không?
  Hoàn toàn có thể mở rộng. Nhờ cấu trúc phân tầng dạng mô-đun hóa, kiến trúc này có thể nâng cấp lên các độ dài từ mã 128-bit, 512-bit hoặc 2048-bit bằng cách mở rộng bus dữ liệu song song và kết hợp với một khối tạo ma trận kiểm tra H tự động.

Kết luận

• Luận văn đã thiết kế và hiện thực hóa thành công lõi IP phần cứng giải mã LDPC sử dụng giải thuật cải tiến Layered Weight Bit-Flipping (LWBF) trên nền tảng FPGA Altera.
• Tối ưu hóa triệt để tài nguyên phần cứng khi chỉ chiếm 2% Logic Elements (715 LEs) và dưới 1% thanh ghi (285 registers) trên vi mạch Cyclone II EP2C35F672C6.
• Thiết lập kỷ lục về tốc độ xử lý với tần số hoạt động cực đại Fmax đạt trên 250 MHz trên DE2-115 và bứt phá trên 550 MHz trên dòng Stratix IV.
• Rút ngắn hơn 66% số chu kỳ lặp hội tụ so với giải thuật Bit-Flipping thông thường, đồng thời triệt tiêu độ phức tạp tính toán của thuật toán Sum-Product.
• Mở ra tiềm năng ứng dụng to lớn trong các hệ thống truyền thông không dây 5G/6G, mạng cảm biến IoT và bộ điều khiển bộ nhớ Flash NAND tốc độ cao.

Đóng góp của luận văn là bước tiến quan trọng trong việc nội địa hóa và làm chủ công nghệ thiết kế lõi IP vi mạch số tại Việt Nam. Trong các giai đoạn tiếp theo của năm 2024, nhóm nghiên cứu sẽ tiếp tục mở rộng quy mô từ mã và tiến hành băng thông thử nghiệm trên tiến trình bán dẫn ASIC. Các đơn vị nghiên cứu và doanh nghiệp công nghệ quan tâm có thể kết nối trực tiếp để tiếp nhận chuyển giao và đồng phát triển các sản phẩm thương mại hóa.

Trích đoạn nội dung tài liệu

CHƯƠNG 1. GIỚI THIỆU CHUONG 2. LY THUYET CHUONG 3. THIET KE IP PHAN CUNG CHUONG 4.

KET QUA THUC HIEN CHƯƠNG 5. KẾT LUẬN VÀ HƯỚNG PHAT TRIEN 1V Abstract In computer science and communications electronics, the transmission of data always takes place in less-than-ideal conditions because communication channels are noisy chan- nel models. Therefore, the code stage channel coding or forward error correction (FEC) is used to check Look for, and correct errors in information transmission in transmitting in- formation through the channel where there is interference. Encrypting and decrypting the transmission channel is considered a functional block of the system telecommunications numbers in both the transmitting and receiver systems and will share the same code.

LDPC code (Low-Density Parity-Check code), aka Gallager code, was proposed by Gallager in 1962. The LDPC code is a linear block code determined through a low-density parity test matrix. That means this LDPC test matrix has 1’s bit count of each column weight (wc) is much smaller than the number of 1’s bits of each row. Currently, research topics on LDPC codes revolve around the Sum- algorithm Prod- uct and Bit-Flipping feature 2 development directions: increasing the effectiveness of error correction or reducing design complexity.

This thesis topic is designed and tested LDPC decoder using the Layered Weight Bit Flipping (LWBF) algorithm - a variant of the Bit-Flipping algorithm. Thereby, examining the improvement in functionality and perfor- mance of the LWBF algorithm compared to the above algorithms. The design result of the project is an LDPC IP Decoder with the requirements: e Perform LDPC decoding using LWBF. e Reduce hardware resources used (Low Complexity).

e Improved processing speed (more than 250 MHz on the DE2-115). e Low Power consumption. e Reduce the number of test loops. This graduate thesis examines the basic theories of code LDPC and proceeds to design a hardware IP that handles LDPC decoding using a more improved algorithm.

The content of the thesis report narrates the step-by-step implementation plan and design testing. Specifically, the thesis consists of the following 5 chapters: Abstract GVHD: TS. Tran Hoang Linh CHAPTER 1. HARDWARE IP DESIGN CHAPTER 4.

IMPLEMENTATION RESULTS CHAPTER 5. CONCLUSION AND DIRECTION OF DEVELOPMENT Lời cam đoan Hoc vién cam đoan rồng, ngoại trừ các kết quả tham khảo từ các công trình khác đã trích dẫn uà nêu rõ trong luận uăn nàu, các công uiệc nghiên cứu 0à trình bàu trong luận Uốn la do chính học uiên thực hiện. Học viên vii Muc luc Loi cam dn Tóm tắt luận văn Mục lục Danh sách hình vẽ Danh sách bảng 1 Giới thiệu 1.2 Lich st nghién cittuvé ECC .3 Tình hình nghiên cứu mã LDPC.1 LDPC Decoder cho mạng cảm biến không dây.2 Low-Complexity LDPC sử dụng giải thuật Bit-Flipping. 14 Nhiệm vụ luận vẫn .Ặ Q Q Q HQ HQ Sa 2 Lý thuyết 2.1 Một số thuật ngữ về mã hóa kênh truyền.11 Mã phát hiện và sửa lỗi (ECC).

212 Mã khối tuyến tính. Tỉ lệ mã khối (CodeRate).2 Lý thuyết cơ sở về giải thuật LDPC.1 Tổng quan về mã LDPC .2 Mã LDPC đều và Mã LDPC không đều .3 Giải thuật LDPC.1 Một số ký hiệu và quy ước. Bài toán mỞởđầu. QQ QQQ Q Q eee 2.

Bộ mã hóa thông tin (LDPC Encoder). viii MUC LUC GVHD: TS. Tran Hoang Linh 2.4 Bộ gidi ma théng tin (LDPC Decoder) .5 Vidu vé Ma héa LDPC va Gidimi LDPC .4 Giai thuat Layer Weight Bit-Flipping (LWBF).1 Tổng quan về giải thuật giải mã LDPC Sum-Product.2 Tổng quan về giải thuật giải mã LDPC Bit-Flipping. Giải mã LDPC bằng giải thuật LWBE.

3 Thiết kê IP phần cứng 26 3.1 Đặc tả IP phần cứng LWBEF-Decoder. ee ee ee 26 3.2 Lưu đồ giải thuật của khối LWBF-Decoder.3 Mô hình máy trạng thái cua b6 LDPC Decoder .2 Thiét ké IP cho khé6i LWBF Decoder .1 Su dung may trang thai Moore .2 Tối ưu hóa khối Logic Trạng thai ké tiép (Next state Logic) 30 3. Tín hiệu ngõ vào/ngõ racủalP. 31 4 Kết quả thực hiện 32 41 Thiết bị và phần mềm sửdụng.

32 42 Nội dungkim tra .1 Kiểm tra chức năng của IP thiết kế.2 Kiểm tra hiệu năng của IP thiết kế. So sánh thiết kế của đề tài với những nghiên cứu tương tự 30 4. Kết quả kim tra hoạt động .1 Tổng hợp mạch (Syntheis .2 Mô phỏng gidi ma LDPC bang ModelSim .3 Do téc dé tdi da (FMAX) cia b6 LWBF Decoder .4 Khao sat céng suat tiéu thu cha b6 LWBF Decoder .5 So sánh hiệu năng của bộ LWBEF-Decoder. 40 5 _ Kết luận và hướng phát triển 42 51 Kếtluận.2 Hướng phát triển .1 Ứng dụng khéi LWBF Decoder vao bộ nhớ flash.2 Xây dựng thêm khối tạo H-matrix cho bộ Decoder.

Xây dựng prototype cho khối thu - phát LWBF LDPC. 44 Tài liệu tham khảo 46 ix Danh sách hình vẽ 1.1 Sơ đồ khối hoàn chỉnh khối phát - thu của một hệ thống viễn thông .22 Minh họa truyền tín hiệu qua kênh dẫn có nhiễu.3 So sánh hiệu năng của các bộ LDPC do nhóm nghiên cứu thực hiện .4 Kiến trúc phần cứng của bộ QC-LPDC Decoder. 15 Mạch RTL của bộ giải mã BE-LDPC.1 Giản đồ Tanner biểu diễn matrậnH. Giản đồ Tanner của ma trận LDPC (10,24).3 Tín hiệu lan truyền trong giải thuật Sum-product.

Tín hiệu lan truyền trong giải thuật Bit-Flpping .5 Mô hình subgraph trong lan truyền của WBF.6 The average and standard deviation of critical parameters .1 Luu dé gidi thuat xtly LWBF.2 M6 hinh may trang thai cua b6 LDPC Encoder. Sơ đồ mạch máy trạng thái Moore.4 Mạch tổ hợp bộ trạng thái kế tiếp.5 Mạch tổ hợp kiểm tra pariy.6 GPIO co ban cua IP LWBF-Decoder .1 Phần mềm sử dụng dé thiét ké vakiémtraIP .2 Kit FPGA Altera DE2-115. Kết quả quá trình synthesis mạch .4 TP phần cứng LWBE-LDPC Decoder .5 Nạp IP phần cứng lên ki DE2ll5 .6 Mạch tổ hợp bộ LIWBF-LDPC Decoder.7 Cài đặt biên dịch và chạy mô phỏng bằng ModelSim .8 Waveform các tín hiêu mô phỏng .9 Phân tích thời gian tĩnh (STA) trên IP Decoder dat chuan .10 Tần số hoạt động cực đại của IP trên Cyclonell.11 Tốc độ tối đa đạt hơn 550 MHz trên StratixlV. DANH SACH HINH VE GVHD: TS.

Tran Hoang Linh 4.12 Đo đạc công suất tiêu thụ sử dụng PowerPlay .1 Sơ đồ khối giải mã của Bộ nhớ flash NAND .2_ Mô hình cải tiến IP khi thêm bộ tạo matrậnH. 44 xI Danh sach bang 1.1 Khảo sát kết quả thiết kế trên bộ Decoder (625°C).2 Thông số thiết kế BF-LDPC được nhóm nghiên cứu công bố .1 Ví dụ kiểm tra chấn lẻ .2 Bảng tóm tắt những ký hiệu toán học sử dụng trong giải thuật LDPC.1 Chú thích trạng thái của bộ LDPC Decoder .1 Bảng nội dung kiểm tra thiết kế.2 So sánh PMAX các thiết bị hiện nay của Altera.3 So sánh kết quả với những bộ Decoder khác giải thuật. 41 xii Chudng 1 Giới thiệu 1.1 Tổng quan Trong ngành khoa học máy tính và điện tử truyền thông, việc truyền phát dữ liệu luôn diễn ra trong điều kiện không lý tưởng vì kênh truyền (communication channels) luôn là mô hình kênh truyền có nhiễu (noisy channel model). Chính vì vậy, công đoạn mã hóa kênh truyền (channel coding hay forward error corection - PEC) được dùng để kiểm tra và sửa lỗi thông tin truyền trong quá trình truyền phát thông tin thông qua kênh dẫn có nhiễu.

Khối mã hóa ở phía phát và giải mã hóa ở phía thu là một công đoạn vô cùng quan trọng để đảm bảo thông tin được kiểm tra và sửa lỗi nếu có trong quá trình thu phát tín hiệu. Inout Digital Transducer Source Channel | Modulator Source ””——*+ and A to D Encoder Encoder and Dto A converter converter Channel Output Digital Output Transducer | Source Channel Demodulator ở Sie nal and D tủ A Decoder Decoder and Ato D converter converter Basic Elements of a Digital Communication System Hình 1.1: Sơ đồ khối hoàn chỉnh khối phát - thu của một hệ thống viễn thông CHUONG 1. GIOI THIEU GVHD: TS. Tran Hoang Linh Ý tưởng chính các khối mã hóa kênh là thực hiện đưa thêm một đoạn mã sửa sai (ECC - Error Correction Code) vào thông tin truyền ở máy phát (transmitter) sau đó điều chế sóng và truyền đi đến máy thu (receiver).

Máy thu sau khi nhận được đoạn mã sẽ tiến hành giải mã và những bit sai nếu có dựa vào giải thuật của BCC đã được cài vào.2 Lịch sử nghiên cứu về ECC Kể từ khi Hamming công bố khái niệm đầu tiên về mã sửa lỗi, những nghiên cứu BCC tăng lên đáng kể lúc bấy giờ. Đáng chú ý là vào năm 1955, D. Muller đã xuất bản trong tờ báo khoa học về ứng dụng của Đại số Nhị Phân (Boolean Algebra) trong các mạch điện tử và mã sửa lỗi. Trong khi đó, một nghiên cứu độc lập với Muller được thực hiện bởi I.Reed cho ra một mã sửa lỗi tương tự nhưng có hiệu năng gấp hai lần.

Loại mã sửa lỗi này còn được gọi là Reed-Muller [2|. Năm 1948, Shannon đã chứng minh Định lý mã hóa trên kênh nhiễu (noisy-channel coding theorem) [14]. Định lý đề xuất rằng cho dù một kênh truyền thông có bị ô nhiễm bởi nhiễu âm bao nhiêu đi chăng nữa, chúng ta cũng vẫn có thể truyền thông tin dữ liệu số không lỗi (error-free) tới một tỷ lệ tối đa nhất định qua một kênh truyền. Nam 1963, Robert Gallager đã đưa ra giải thuật "Low-Density Parity Check Codes'" trong đề án tiến sĩ.

Trong đề án này, Gallager đã giới thiệu về giải thuật LDPC, phân tích chúng và đưa ra một số giải thuật giải mã. Tuy nhiên, vì hạn chế của máy điện toán lúc bấy giờ, Gallager chưa thể kiểm tra được dung lượng của giải thuật LDPC so với Giới hạn của Định lý Shannon. Nam 1982, trên cơ sở giải thuật LDPC của Gallager, Micheal Tanner đã nghiên cứu và cho ra một cách biển diễn trực quan hơn của giải thuật LDPC bằng giản đồ lưỡng cực (bipartie graph), gọi là giản đồ Tanner [11]. Năm 1993 được xem là một sự cách mạng bởi sự ra đời của Turbo code, một loại mã tích chập.

Turbo cùng với LDPC là hai loại mã tốt nhất lúc bấy giờ cho các hệ thống. Tuy nhiên do tính phức tạp của kiến trúc mã khối, LDPC khó thiết kế hơn và Turbo được sư dụng rộng rãi hơn. Năm 1995, với ý tường làm mới và cải thiện giải thuật LDPC của Gallager, nhóm nghiên cứu của David Mackay đã chứng minh được rằng LDPC code có khả năng tiệm cận đến Giới hạn Shannon trong kênh truyền có nhiễu (AWGN). GIOI THIEU GVHD: TS.

Tran Hoang Linh Binary signal Noise NYT] ale network 1 network 2 Hình 1.2: Minh họa truyền tín hiệu qua kênh dẫn có nhiễu 1.3 Tình hình nghiền cứu mã LDPC Mã LDPC đã và đang được ưa chuộng sử dụng trong các hệ thống truyền tin trong bối cảnh môi trường truyền tin có rất nhiều nguồn nhiéu (noise) - can nhiéu (interference) - fading.