I. Mạng trên chip NoC là gì Tổng quan và vai trò cốt lõi
Trong bối cảnh công nghệ bán dẫn phát triển vượt bậc, các System-on-Chip (SoC) ngày càng tích hợp nhiều lõi xử lý (IP core) trên một đế bán dẫn duy nhất. Điều này đặt ra thách thức lớn cho các kiến trúc truyền thông truyền thống như bus. Mạng trên chip (Network-on-Chip - NoC) ra đời như một giải pháp thay thế hiệu quả, mang đến một mô hình truyền thông phân tán, có khả năng mở rộng và hiệu năng cao. Về cơ bản, NoC áp dụng các nguyên lý của mạng máy tính vào trong vi mạch, nơi các lõi IP giao tiếp với nhau thông qua một mạng lưới các bộ định tuyến NoC (router) và liên kết (link). Kiến trúc này giải quyết các vấn đề về tắc nghẽn, độ trễ và khả năng mở rộng mà hệ thống bus gặp phải. Tuy nhiên, khi số lượng lõi tăng lên, Mạng trên chip cũng trở thành một trong những thành phần tiêu thụ năng lượng đáng kể, có thể chiếm tới 30% tổng công suất của SoC. Do đó, việc tối ưu công suất Mạng trên chip không chỉ là một bài toán kỹ thuật mà còn là yếu tố quyết định đến hiệu suất năng lượng của NoC và toàn bộ hệ thống, đặc biệt với các thiết bị di động và IoT yêu cầu thời lượng pin dài. Nghiên cứu các giải pháp giảm tiêu thụ điện năng NoC đã trở thành một hướng đi cấp thiết, tập trung vào việc cải tiến từ kiến trúc, thuật toán định tuyến đến các kỹ thuật quản lý năng lượng ở mức vi mô. Việc này đảm bảo hệ thống vừa đạt được hiệu năng tính toán cao, vừa duy trì được mức tiêu thụ điện năng hợp lý, đáp ứng yêu cầu của các ứng dụng hiện đại.
1.1. Khái niệm cơ bản và kiến trúc của Mạng trên chip
Một Mạng trên chip được cấu thành từ ba thành phần chính: Giao diện mạng (Network Interface - NI), bộ định tuyến (Router), và các liên kết vật lý (Links). Giao diện mạng đóng vai trò là cầu nối, chuyển đổi các yêu cầu giao tiếp từ lõi IP thành các gói tin (packet) có thể truyền đi trong mạng. Các gói tin này sau đó được chia thành các đơn vị nhỏ hơn gọi là flit. Bộ định tuyến NoC có nhiệm vụ nhận các flit, xác định đường đi tối ưu và chuyển tiếp chúng đến bộ định tuyến tiếp theo hoặc đích cuối cùng. Các liên kết là những đường dẫn vật lý kết nối các bộ định tuyến với nhau. Cấu trúc liên kết, hay topo mạng (topology), quy định cách các bộ định tuyến được sắp xếp và kết nối, ảnh hưởng trực tiếp đến hiệu năng và công suất. Các topo phổ biến bao gồm 2D-Mesh, Torus, và Fat-Tree. Việc lựa chọn topo, thuật toán định tuyến và cơ chế điều khiển luồng dữ liệu là những quyết định nền tảng trong thiết kế NoC công suất thấp.
1.2. Tầm quan trọng của việc tối ưu năng lượng NoC trong SoC
Trong các hệ thống đa lõi xử lý (MPSoC) hiện đại, cơ sở hạ tầng truyền thông tiêu tốn một phần năng lượng đáng kể. Nghiên cứu của V. Vangal và cộng sự trên bộ xử lý 80 lõi của Intel đã chỉ ra rằng mạng lưới NoC chiếm đến 28% tổng công suất tiêu thụ của chip [84]. Công suất này bao gồm cả công suất động và tĩnh trong NoC. Công suất động phát sinh khi dữ liệu được truyền đi, gây ra các hoạt động chuyển mạch trong bộ định tuyến và liên kết. Công suất tĩnh, chủ yếu do dòng rò, tồn tại ngay cả khi mạng không hoạt động. Với xu hướng thu nhỏ kích thước transistor, công suất tĩnh ngày càng trở thành một vấn đề nghiêm trọng. Do đó, việc tối ưu năng lượng NoC là cực kỳ quan trọng để kéo dài tuổi thọ pin cho thiết bị di động, giảm chi phí làm mát cho các trung tâm dữ liệu và đảm bảo độ tin cậy của vi mạch. Một kiến trúc NoC công suất thấp hiệu quả sẽ cân bằng giữa hiệu năng (độ trễ, thông lượng) và mức tiêu thụ năng lượng, góp phần tạo ra các System-on-Chip bền vững và mạnh mẽ hơn.
II. Thách thức lớn Quản lý công suất tiêu thụ trong NoC
Việc quản lý công suất NoC là một bài toán phức tạp do sự tương tác giữa nhiều yếu tố từ cấp độ vật lý đến kiến trúc hệ thống. Thách thức chính nằm ở việc cân bằng giữa hiệu năng và năng lượng. Một mặt, hệ thống cần đảm bảo độ trễ thấp và thông lượng cao để đáp ứng yêu cầu của ứng dụng. Mặt khác, các hoạt động này lại là nguyên nhân chính gây ra tiêu thụ năng lượng. Hai thành phần chính của công suất tiêu thụ là công suất động và công suất tĩnh. Công suất động và tĩnh trong NoC đều bị ảnh hưởng bởi các quyết định thiết kế. Ví dụ, topo mạng (topology) phức tạp hơn có thể giảm độ trễ nhưng lại làm tăng chiều dài dây dẫn và số lượng bộ định tuyến, dẫn đến tăng công suất tiêu thụ. Tương tự, lưu lượng mạng và năng lượng có mối quan hệ trực tiếp; khi lưu lượng tăng, hoạt động chuyển mạch trong các bộ đệm (buffer) và bộ định tuyến cũng tăng, kéo theo công suất động tăng vọt. Công suất tĩnh, gây ra bởi dòng rò (leakage current), ngày càng trở nên nghiêm trọng ở các công nghệ chế tạo sub-micron. Thách thức đặt ra là phải phát triển các kỹ thuật có thể giảm cả hai loại công suất này mà không làm suy giảm đáng kể hiệu năng của Mạng trên chip. Điều này đòi hỏi một cách tiếp cận toàn diện, từ việc lựa chọn kiến trúc, thuật toán định tuyến cho đến việc áp dụng các kỹ thuật quản lý năng lượng động ở mức vi mạch.
2.1. Phân tích công suất động và tĩnh trong vi mạch NoC
Công suất tiêu thụ trong một Mạng trên chip được chia thành hai loại chính. Công suất động, theo công thức Pdyn = Ceff · Vdd² · fclock, phát sinh từ hoạt động chuyển mạch của các cổng logic trong bộ định tuyến và trên các đường liên kết. Nó phụ thuộc bậc hai vào điện áp nguồn (Vdd), do đó việc giảm điện áp là một trong những cách hiệu quả nhất để giảm tiêu thụ điện năng NoC. Thành phần này cũng bao gồm công suất ngắn mạch xảy ra trong thời gian chuyển trạng thái của transistor. Công suất tĩnh chủ yếu là do dòng rò dưới ngưỡng (sub-threshold leakage) khi transistor ở trạng thái tắt. Dòng rò này phụ thuộc theo hàm mũ vào điện áp ngưỡng (Vt) và nhiệt độ. Khi công nghệ chế tạo ngày càng thu nhỏ, dòng rò cổng (gate leakage) cũng trở thành một yếu tố đáng kể. Theo luận án của Phan Hải Phong (2018), đối với các công nghệ từ 90nm trở xuống, công suất tĩnh có thể chiếm một phần lớn trong tổng công suất tiêu thụ, đòi hỏi các giải pháp chuyên biệt như Power Gating hay thiết kế đa điện áp ngưỡng.
2.2. Ảnh hưởng của topo mạng và lưu lượng đến năng lượng
Topo mạng (topology) và đặc tính của lưu lượng mạng là hai yếu tố kiến trúc có ảnh hưởng sâu sắc đến hiệu suất năng lượng của NoC. Một topo dạng 2D-Mesh có cấu trúc đơn giản, dễ triển khai nhưng có thể gây ra đường truyền dài, làm tăng công suất động trên các liên kết. Ngược lại, topo Torus giảm đường kính mạng nhưng lại yêu cầu các liên kết vòng dài, tiêu tốn nhiều năng lượng hơn. Lưu lượng mạng và năng lượng có mối liên hệ mật thiết. Lưu lượng truyền thông không đồng đều (non-uniform traffic) có thể tạo ra các điểm nóng (hotspot) tại một số bộ định tuyến, khiến các bộ đệm (buffer) tại đó hoạt động liên tục và tiêu thụ nhiều năng lượng. Các thuật toán định tuyến thích ứng có thể giúp phân tán lưu lượng để tránh tắc nghẽn, nhưng bản thân chúng lại phức tạp và tốn nhiều năng lượng hơn so với các thuật toán định tuyến tĩnh. Do đó, việc thiết kế một kiến trúc NoC công suất thấp đòi hỏi phải phân tích kỹ lưỡng mô hình lưu lượng của ứng dụng để chọn ra topo và chiến lược định tuyến phù hợp nhất.
III. Top 3 Kỹ thuật giảm công suất tĩnh và động cho NoC
Để giải quyết thách thức về năng lượng, nhiều kỹ thuật đã được đề xuất nhằm tối ưu công suất Mạng trên chip. Các phương pháp này có thể được áp dụng ở nhiều cấp độ khác nhau, từ kiến trúc hệ thống đến thiết kế mạch. Ba trong số các kỹ thuật phổ biến và hiệu quả nhất là Clock Gating, Power Gating và thiết kế đa điện áp. Clock Gating là một kỹ thuật nhằm giảm công suất động bằng cách tạm thời ngắt tín hiệu xung nhịp đến các khối logic không hoạt động. Vì mạng lưới phân phối xung nhịp là một trong những nguồn tiêu thụ năng lượng lớn nhất trong vi mạch, việc áp dụng Clock Gating cho các bộ định tuyến NoC hoặc các cổng (port) không sử dụng có thể mang lại hiệu quả tiết kiệm năng lượng đáng kể. Kỹ thuật này đặc biệt hữu ích khi lưu lượng mạng có tính chu kỳ hoặc không liên tục. Trong khi đó, Power Gating giải quyết vấn đề công suất tĩnh bằng cách ngắt hoàn toàn nguồn cung cấp cho các vùng hoặc khối logic không cần thiết. Kỹ thuật này có khả năng giảm dòng rò về gần như bằng không, nhưng đi kèm với chi phí về độ trễ khi “đánh thức” lại khối logic. Cuối cùng, thiết kế đa điện áp nguồn (Multi-VDD) và đa điện áp ngưỡng (Multi-VT) cho phép các phần khác nhau của NoC hoạt động ở các mức điện áp khác nhau, giúp tối ưu năng lượng NoC một cách linh hoạt dựa trên yêu cầu hiệu năng của từng thành phần.
3.1. Kỹ thuật Clock Gating Chặn xung nhịp hiệu quả
Clock gating là một trong những phương pháp cơ bản nhất để giảm tiêu thụ điện năng NoC ở thành phần công suất động. Nguyên lý của nó rất đơn giản: ngắt tín hiệu xung nhịp cấp cho các flip-flop và các thành phần logic tuần tự khi chúng không cần cập nhật trạng thái. Trong một Mạng trên chip, kỹ thuật này có thể được áp dụng ở nhiều mức độ. Ở mức độ chi tiết (fine-grained), xung nhịp có thể bị chặn ở cấp bộ đệm (buffer) hoặc các đơn vị xử lý riêng lẻ trong bộ định tuyến khi không có flit nào đi qua. Ở mức độ thô hơn (coarse-grained), toàn bộ một bộ định tuyến hoặc một cổng vào/ra có thể được đưa vào trạng thái chờ bằng cách ngắt xung nhịp khi không có lưu lượng. Luận án của Phan Hải Phong (2018) nhấn mạnh rằng mạng lưới cấp xung nhịp có thể tiêu thụ tới 50% công suất động, do đó việc áp dụng Clock Gating một cách thông minh là vô cùng cần thiết để xây dựng một kiến trúc NoC công suất thấp.
3.2. Power Gating Ngắt nguồn các khối không hoạt động
Trong khi Clock Gating xử lý công suất động, Power Gating là giải pháp hàng đầu để chống lại công suất tĩnh do dòng rò. Kỹ thuật này sử dụng các transistor “sleep” để ngắt kết nối giữa một khối logic và nguồn điện (VDD) hoặc đất (GND) khi khối đó không hoạt động trong một thời gian dài. Áp dụng vào Mạng trên chip, Power Gating có thể tắt hoàn toàn các bộ định tuyến ở những vùng của chip không có hoạt động tính toán. Điều này giúp loại bỏ gần như toàn bộ công suất rò rỉ của vùng đó. Tuy nhiên, thách thức của Power Gating là chi phí về thời gian và năng lượng để khôi phục lại trạng thái hoạt động (wake-up latency). Do đó, việc quyết định khi nào nên “tắt” và “mở” một bộ định tuyến đòi hỏi các thuật toán quản lý công suất NoC thông minh, có khả năng dự đoán được lưu lượng mạng trong tương lai gần để tránh làm ảnh hưởng đến hiệu năng toàn hệ thống.
IV. Phương pháp DVFS Tối ưu công suất NoC hiệu quả nhất
Một trong những kỹ thuật tiên tiến và hiệu quả bậc nhất để tối ưu công suất Mạng trên chip là Điều khiển tỷ lệ điện áp và tần số động (Dynamic Voltage and Frequency Scaling - DVFS). Kỹ thuật này tận dụng mối quan hệ giữa điện áp, tần số và công suất tiêu thụ. Như đã biết, công suất động tỷ lệ với bình phương điện áp nguồn (Vdd²), trong khi tần số hoạt động (f) lại tỷ lệ thuận với Vdd. Bằng cách điều chỉnh động cả điện áp và tần số dựa trên tải công việc thực tế, DVFS cho phép hệ thống hoạt động ở mức hiệu năng vừa đủ cần thiết, qua đó giảm tiêu thụ điện năng NoC một cách đáng kể. Khi lưu lượng mạng thấp, hệ thống có thể giảm Vdd và f của các bộ định tuyến NoC và liên kết để tiết kiệm năng lượng. Ngược lại, khi lưu lượng tăng cao, Vdd và f sẽ được tăng lên để đảm bảo hiệu năng. Thách thức lớn nhất của Voltage Scaling (DVFS) là thiết kế một bộ điều khiển hiệu quả, có khả năng đo lường hoặc dự đoán chính xác tải của mạng và ra quyết định thay đổi điện áp/tần số một cách nhanh chóng. Các phương pháp truyền thống như bộ điều khiển PID có thể hiệu quả nhưng thường phức tạp và khó tinh chỉnh. Hướng tiếp cận mới, như được đề xuất trong luận án của Phan Hải Phong (2018), là sử dụng thuật toán logic mờ để tạo ra một bộ điều khiển thông minh và linh hoạt hơn, cải thiện hiệu suất năng lượng của NoC.
4.1. Nguyên lý hoạt động của Voltage Scaling DVFS
Voltage scaling (DVFS) hoạt động dựa trên nguyên tắc không phải lúc nào hệ thống cũng cần chạy ở tốc độ tối đa. Một hệ thống quản lý công suất NoC dựa trên DVFS bao gồm ba thành phần chính: cảm biến (sensor), bộ điều khiển (controller), và bộ cấp nguồn/tần số (actuator). Cảm biến có nhiệm vụ theo dõi các chỉ số hoạt động của mạng, chẳng hạn như mức độ sử dụng bộ đệm (Buffer Utilization) hoặc thông lượng qua các cổng của bộ định tuyến. Dữ liệu này được gửi đến bộ điều khiển. Bộ điều khiển, dựa trên một thuật toán định sẵn (ví dụ: PID, logic mờ), sẽ phân tích tải hiện tại và dự đoán xu hướng thay đổi. Từ đó, nó sẽ ra lệnh cho bộ cấp nguồn (ví dụ: bộ chuyển đổi DC-DC) và bộ tạo xung nhịp (ví dụ: PLL) để điều chỉnh điện áp và tần số đến mức tối ưu. Quá trình này tạo thành một vòng lặp kín, cho phép Mạng trên chip tự động thích ứng với sự thay đổi của lưu lượng mạng, giúp tối ưu năng lượng NoC một cách hiệu quả.
4.2. Ứng dụng Logic Mờ để điều khiển DVFS trong NoC
Để khắc phục nhược điểm của các bộ điều khiển truyền thống, luận án của tác giả Phan Hải Phong đã đề xuất một giải pháp tối ưu công suất Mạng trên chip dựa trên sự kết hợp giữa DVFS và thuật toán logic mờ. Logic mờ cho phép mô hình hóa các quy tắc điều khiển dựa trên ngôn ngữ tự nhiên (ví dụ: “NẾU lưu lượng cao VÀ biến thiên lưu lượng tăng NHANH THÌ tăng điện áp LỚN”), giúp hệ thống xử lý các thông tin không chắc chắn và không chính xác một cách hiệu quả. Bộ điều khiển logic mờ cho bộ định tuyến NoC sẽ lấy đầu vào là các giá trị như lưu lượng mạng trung bình và độ biến thiên của lưu lượng. Dựa trên một tập các luật mờ được định nghĩa trước, nó sẽ tính toán và đưa ra mức điện áp-tần số đầu ra phù hợp. Ưu điểm của phương pháp này là không cần mô hình toán học chính xác của hệ thống, có khả năng thích ứng tốt với các dạng tải khác nhau mà không cần hiệu chỉnh lại tham số, và có thuật toán đơn giản, dễ dàng triển khai bằng phần cứng, giúp đạt được hiệu suất năng lượng của NoC cao hơn so với các phương pháp khác.
V. Đánh giá hiệu suất năng lượng NoC qua mô phỏng thực tế
Để kiểm chứng hiệu quả của các giải pháp đề xuất, việc mô phỏng và đánh giá là bước không thể thiếu trong quá trình tối ưu công suất Mạng trên chip. Các công cụ mô phỏng cho phép nhà nghiên cứu ước tính công suất tiêu thụ và phân tích hiệu năng của các kiến trúc khác nhau trước khi triển khai phần cứng, giúp tiết kiệm thời gian và chi phí. Trong nghiên cứu về giảm tiêu thụ điện năng NoC, các công cụ như ORION và VNOC2 đóng vai trò quan trọng. ORION là một mô hình ước lượng công suất nổi tiếng, cung cấp các mô hình chi tiết cho từng thành phần của bộ định tuyến NoC, bao gồm bộ đệm (buffer), bộ chuyển mạch (crossbar) và bộ phân xử (arbiter). Phần mềm mô phỏng VNOC2, được phát triển tại SISLAB, cho phép xây dựng và mô phỏng hoạt động của một Mạng trên chip ở mức hệ thống. Bằng cách kết hợp hai công cụ này, nghiên cứu có thể đánh giá chính xác tác động của kỹ thuật Voltage Scaling (DVFS) kết hợp logic mờ lên hiệu suất năng lượng của NoC. Các kết quả mô phỏng thường được thực hiện với các mẫu lưu lượng khác nhau, như UNIFORM (lưu lượng đồng đều) và SELF-SIMILAR (lưu lượng có tính đột biến), để phản ánh các kịch bản sử dụng thực tế của System-on-Chip (SoC) và chứng minh tính hiệu quả của giải pháp trong nhiều điều kiện hoạt động.
5.1. Mô hình ORION 3 và phần mềm VNOC2 trong nghiên cứu
Nền tảng mô phỏng được sử dụng trong luận án của Phan Hải Phong (2018) được xây dựng dựa trên sự kết hợp giữa mô hình ORION 3 và phần mềm VNOC2. ORION 3 là phiên bản mới nhất của bộ công cụ ước lượng công suất cho các thành phần của Mạng trên chip. Nó cung cấp các mô hình công suất chi tiết cho bộ định tuyến NoC và liên kết, dựa trên các tham số công nghệ bán dẫn cụ thể. VNOC2 là một trình mô phỏng NoC viết bằng SystemC, cho phép người dùng định nghĩa topo mạng, thuật toán định tuyến và mô hình lưu lượng. Việc tích hợp mô hình công suất của ORION 3 vào VNOC2 tạo ra một môi trường mạnh mẽ để đánh giá đồng thời cả hiệu năng (độ trễ, thông lượng) và hiệu suất năng lượng của NoC. Môi trường này cho phép so sánh hiệu quả của kiến trúc NoC công suất thấp được đề xuất với các kiến trúc không áp dụng kỹ thuật quản lý công suất NoC.
5.2. Kết quả giảm tiêu thụ điện năng NoC với DVFS Logic Mờ
Kết quả mô phỏng được trình bày trong Chương 4 của luận án cho thấy hiệu quả rõ rệt của giải pháp DVFS kết hợp logic mờ. Với mẫu lưu lượng mạng UNIFORM, bộ điều khiển đề xuất đã giúp giảm công suất tiêu thụ trung bình một cách đáng kể so với hệ thống không có DVFS, trong khi độ trễ chỉ tăng nhẹ ở mức tải thấp và trung bình. Đặc biệt, với mẫu lưu lượng SELF-SIMILAR, vốn có tính đột biến cao và khó dự đoán, bộ điều khiển logic mờ vẫn thể hiện khả năng bám theo sự thay đổi của tải một cách hiệu quả, giúp giảm tiêu thụ điện năng NoC mà vẫn duy trì được chất lượng dịch vụ. Các kết quả này khẳng định rằng việc áp dụng một cơ chế quản lý công suất NoC thông minh, có khả năng thích ứng với điều kiện tải thực tế, là hướng đi đúng đắn để tối ưu công suất Mạng trên chip trong các thiết kế SoC hiện đại.
VI. Hướng phát triển tương lai cho kiến trúc NoC công suất thấp
Lĩnh vực tối ưu công suất Mạng trên chip vẫn đang tiếp tục phát triển với nhiều hướng nghiên cứu mới đầy hứa hẹn. Trong tương lai, các kiến trúc NoC công suất thấp sẽ ngày càng trở nên thông minh và linh hoạt hơn. Một trong những xu hướng chính là tích hợp các kỹ thuật học máy (Machine Learning) và trí tuệ nhân tạo (AI) vào việc quản lý công suất NoC. Các mô hình học máy có thể học và dự đoán các mẫu lưu lượng mạng phức tạp với độ chính xác cao hơn cả logic mờ, từ đó đưa ra các quyết định điều khiển Voltage Scaling (DVFS) hoặc Power Gating tối ưu hơn. Bên cạnh đó, các nghiên cứu về NoC không đồng bộ (Asynchronous NoC) hay GALS (Globally Asynchronous, Locally Synchronous) cũng mở ra tiềm năng loại bỏ hoàn toàn mạng lưới phân phối xung nhịp toàn cục, một trong những nguồn tiêu thụ công suất động lớn nhất. Các vật liệu và công nghệ bán dẫn mới, như transistor FinFET hay công nghệ 3D-IC, cũng đặt ra những thách thức và cơ hội mới cho việc thiết kế bộ định tuyến NoC và toàn bộ Mạng trên chip. Cuối cùng, việc phát triển các phương pháp thiết kế tự động hóa, có khả năng nhận biết và tối ưu năng lượng (power-aware design automation), sẽ giúp các kỹ sư tạo ra các System-on-Chip (SoC) hiệu quả hơn, đáp ứng nhu cầu ngày càng tăng về hiệu năng tính toán và tiết kiệm năng lượng.
6.1. Tích hợp AI và Machine Learning vào quản lý công suất
Tương lai của quản lý công suất NoC nằm ở khả năng tự học và tự tối ưu. Thay vì các quy tắc cố định, các bộ điều khiển dựa trên AI/ML có thể phân tích dữ liệu lịch sử về lưu lượng mạng để xây dựng các mô hình dự đoán chính xác. Ví dụ, một mạng nơ-ron có thể được huấn luyện để nhận dạng các giai đoạn hoạt động khác nhau của một ứng dụng (ví dụ: chơi game, xem video) và chủ động điều chỉnh cấu hình năng lượng của Mạng trên chip cho phù hợp. Điều này không chỉ giúp tối ưu năng lượng NoC một cách tinh vi hơn mà còn có thể cải thiện hiệu năng bằng cách dự đoán trước các điểm nghẽn và định tuyến lại luồng dữ liệu một cách thông minh. Hướng đi này hứa hẹn sẽ tạo ra những kiến trúc NoC công suất thấp thực sự tự trị và hiệu quả.
6.2. Thách thức và cơ hội cho thế hệ System on Chip tiếp theo
Thế hệ System-on-Chip (SoC) tiếp theo sẽ phải đối mặt với hai thách thức song song: sự gia tăng theo cấp số nhân của số lượng lõi và yêu cầu ngày càng khắt khe về hiệu suất năng lượng. Công nghệ xếp chồng chip 3D (3D-IC) cho phép tích hợp mật độ cao hơn nhưng lại làm trầm trọng thêm vấn đề tản nhiệt và quản lý công suất. Đây chính là cơ hội cho các kiến trúc Mạng trên chip thế hệ mới, có thể là các NoC quang (Optical NoC) hoặc NoC không dây (Wireless NoC), để giải quyết các nút thắt về băng thông và năng lượng. Việc tối ưu công suất Mạng trên chip sẽ không còn là một lựa chọn, mà là một yêu cầu bắt buộc. Những đột phá trong lĩnh vực này sẽ quyết định sự thành công của các ứng dụng tương lai, từ điện toán di động, xe tự lái đến các siêu máy tính thế hệ mới.
