Tổng quan luận án

Tính cấp thiết và khoảng trống nghiên cứu

Kể từ khi mạch tích hợp đầu tiên được Jack Kilby và Robert Noyce phát minh vào năm 1958, ngành công nghệ vi mạch đã trải qua nhiều giai đoạn phát triển và chuyển đổi quy trình thiết kế. Thập niên 1980 ghi nhận sự xuất hiện của quy trình thiết kế dựa trên ngôn ngữ mô tả và tổng hợp phần cứng; thập niên 1990 đánh dấu sự ra đời của xu hướng tái sử dụng và thiết kế dựa trên lõi sở hữu trí tuệ (IP core). Khi mật độ tích hợp transistor tăng cao theo định luật Moore và tiến vào các tiến trình công nghệ sâu dưới mi-crô-mét (từ 130nm, 90nm đến 65nm và thấp hơn), giới hạn vật lý dẫn đến tình trạng mật độ năng lượng tăng vọt, vượt quá khả năng tản nhiệt và đóng gói của vi mạch. Đồng thời, dòng điện rò gia tăng tiệm cận dòng điện động, gây sụt giảm hiệu quả sử dụng năng lượng, đặc biệt đối với các thiết bị vận hành bằng pin.

Ở mức độ kết nối hệ thống trên chip (SoC), mô hình truyền thông dạng bus truyền thống bộc lộ nhiều hạn chế về trễ truyền, suy giảm tín hiệu, độ phức tạp trong phân chia tài nguyên và khả năng mở rộng. Mô hình Mạng trên chip (Network on Chip - NoC) sử dụng kiến trúc phân tầng, phân đoạn được đề xuất để thay thế bus, giải quyết kết nối đa lõi phức tạp. Tuy nhiên, năng lượng tiêu thụ của NoC lại chiếm tỷ trọng lớn trong toàn hệ thống, có trường hợp chiếm hơn 30% tổng năng lượng tiêu thụ của vi mạch.

Khoảng trống nghiên cứu được đặt ra là nhu cầu thiết kế các cơ chế phần cứng quản lý và tối ưu hóa năng lượng cho bộ định tuyến mạng trên chip theo thời gian thực. Các kỹ thuật điều khiển tỷ lệ điện áp - tần số động (DVFS) trước đây chủ yếu sử dụng các bộ điều khiển ngoại tuyến (như PID) vốn phụ thuộc vào việc hiệu chỉnh tham số cố định theo dạng tải, hoặc sử dụng các bộ lọc tự thích nghi (như LMS, Kalman) có độ phức tạp thuật toán cao, tiêu tốn nhiều tài nguyên phần cứng. Do đó, việc xây dựng một bộ điều khiển DVFS phần cứng có khả năng tự thích ứng nhanh với sự biến đổi lưu lượng mạng mà vẫn tiết kiệm diện tích mạch là yêu cầu cấp thiết.

Mục tiêu và nhiệm vụ nghiên cứu

Mục tiêu tổng quát của luận án là tìm hiểu, nghiên cứu và đề xuất giải pháp tối ưu công suất tiêu thụ cho các kiến trúc mạng trên chip, tiến hành mô hình hóa, mô phỏng và thực thi thử nghiệm trên cấu trúc mạng dạng lưới hai chiều (2D-mesh) để đánh giá hiệu quả tối ưu năng lượng.

Để đạt được mục tiêu tổng quát, các nội dung nghiên cứu cụ thể được xác định bao gồm:

  1. Nghiên cứu các vấn đề cơ bản của mô hình mạng trên chip: tô-pô mạng, cơ chế truyền thông, thuật toán định tuyến và điều khiển luồng dữ liệu.
  2. Nghiên cứu các phương pháp và kỹ thuật thiết kế vi mạch tích hợp công suất tiêu thụ thấp; tìm hiểu quy trình tối ưu năng lượng áp dụng cho SoC và NoC.
  3. Nghiên cứu các kiến trúc và thuật toán định tuyến mới nhằm giải quyết vấn đề giảm thiểu năng lượng tiêu thụ cho mạng trên chip.
  4. Đề xuất giải pháp và kỹ thuật mới xây dựng mô hình mạng trên chip theo hướng tối ưu hóa công suất tiêu thụ.
  5. Áp dụng các giải pháp đề xuất vào mô hình mạng trên chip dạng 2D-mesh đang phát triển tại Phòng thí nghiệm trọng điểm Hệ thống tích hợp thông minh (SISLAB), Trường Đại học Công nghệ; phân tích và đánh giá hiệu quả.

Đối tượng và phạm vi nghiên cứu

  • Đối tượng nghiên cứu: Cơ chế tiêu thụ công suất trên mạch tích hợp CMOS; các kỹ thuật thiết kế công suất thấp (chặn xung nhịp, đa điện áp nguồn, đa điện áp ngưỡng, DVFS, AVS); lý thuyết tập mờ và thuật toán điều khiển lô-gíc mờ (mô hình Sugeno); kiến trúc mạng trên chip (NoC) dạng lưới 2D-mesh và bộ định tuyến (router) của NoC.
  • Phạm vi không gian và công cụ: Nghiên cứu thực hiện tại Khoa Điện tử - Viễn thông và Phòng thí nghiệm SISLAB thuộc Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội (trong khuôn khổ đề tài nghiên cứu mã số QG). Hệ thống được mô hình hóa ở mức chuyển thanh ghi (RTL) bằng ngôn ngữ VHDL, mô phỏng kiểm chứng chức năng bằng phần mềm ModelSim, và đánh giá mức hệ thống trên nền tảng ORION 3 kết hợp phần mềm mô phỏng VNOC 2.
  • Thời gian hoàn thành: Luận án bảo vệ năm 2018.

Tổng quan tài liệu và vị trí của luận án

Các hướng nghiên cứu trước

Tác giả đã tổng hợp các công trình nghiên cứu về công suất vi mạch và kiến trúc NoC:

  • Về công suất và kỹ thuật điều khiển DVFS:
    • Công trình của Weiser và cộng sự (1994) [92] đặt nền móng sớm cho DVFS, sử dụng thời gian thực hiện tác vụ của CPU để lập lịch giảm công suất.
    • Các nghiên cứu của Dhar và cộng sự [18], Shin và Choi [34], Choi và cộng sự [17], Hughes và cộng sự [31] áp dụng DVFS dựa trên thời gian thực thi xấu nhất (WCET) hoặc trung bình (ACET), hay ứng dụng bộ điều khiển PID/PI để ước lượng tải giải mã khung hình đa phương tiện và mức sử dụng bộ đệm.
    • Nielsen và cộng sự [57], Gutnik và Chandrakasan [28] đề xuất kiến trúc DVFS tự thích nghi dựa trên mức độ sử dụng bộ đệm FIFO (BU - Buffer Utilization) điều khiển bộ chuyển đổi DC-DC và bộ tạo dao động.
    • Về các bộ lọc thích nghi, nghiên cứu của Simunic và cộng sự [76] khảo sát bộ lọc LMS (Least Mean Squares); công trình của Bandyopadhyay và cộng sự [7] sử dụng bộ lọc Kalman để ước lượng tải thời gian thực.
    • Về ứng dụng lô-gíc mờ trong DVFS: Rahmani và cộng sự [67] đề xuất cấu trúc điều khiển mờ dự đoán tải dựa trên biến thiên dòng điện tiêu thụ; các triển khai phần cứng mờ tốc độ cao của Yamakawa [93], Sugeno [79], Nakamura và cộng sự [56].
  • Về kiến trúc NoC và tối ưu năng lượng NoC:
    • Định hướng kiến trúc NoC từ các báo cáo của ITRS [33], Benini và De Micheli [11], Dally và Towles [20], Jantsch và Tenhunen [30].
    • Các mô hình phần cứng thử nghiệm: Intel Polaris [84], CHAIN của Silistix [4], FAUST của CEA-LETI [44].
    • Một số giải pháp NoC công suất thấp: Kiến trúc ALPIN [8] sử dụng truyền thông dị bộ GALS; mô hình quản lý năng lượng PSTR của Zhang và cộng sự [94]; kiến trúc Producer-Consumer FIFO cho các vùng điện áp/tần số độc lập (VFI) của Ogras và cộng sự [65]; bộ phối ghép mạng MNI công suất thấp theo chuẩn OCP [17].

Khoảng trống luận án giải quyết

Phần lớn các giải pháp DVFS hiện hữu sử dụng bộ điều khiển PID ngoại tuyến cần tái cấu hình tham số khi phân bố tải thay đổi, hoặc dùng bộ lọc Kalman/LMS có khối lượng tính toán phức tạp, tiêu tốn nhiều tài nguyên cổng khi triển khai trên phần cứng RTL. Mặt khác, các thiết kế chỉ giám sát đơn thuần mức độ sử dụng bộ đệm (BU) thường có độ trễ đáp ứng lớn đối với sự thay đổi lưu lượng đột ngột. Luận án giải quyết khoảng trống này bằng cách đề xuất bộ điều khiển tần số - điện áp (VFC) cho bộ định tuyến NoC kết hợp hai tham số đầu vào (lưu lượng trung bình cực đại và biến thiên lưu lượng) thông qua bộ xử lý lô-gíc mờ mô hình Sugeno bậc 0, thực thi trực tiếp bằng phần cứng VHDL với cấu trúc đơn giản, không yêu cầu vi chỉnh tham số offline.

Cơ sở lý thuyết và phương pháp nghiên cứu

Cơ sở lý thuyết và các công thức toán học

  1. Lý thuyết công suất tiêu thụ trong mạch CMOS:

    • Công suất tiêu thụ động ($P_{dyn}$): Bao gồm công suất chuyển mạch khi phóng nạp tụ ký sinh $C_L$ và công suất ngắn mạch khi PMOS và NMOS đồng thời mở.
      • Năng lượng tiêu thụ cho mỗi lần chuyển trạng thái: $$E/trans = C_L \cdot V_{dd}^2$$
      • Công suất tiêu thụ động của một cổng lô-gíc: $$P_{dyn} = C_L \cdot V_{dd}^2 \cdot p_{trans} \cdot f_{clock} = C_{eff} \cdot V_{dd}^2 \cdot f_{clock}$$ Trong đó $C_{eff} = C_L \cdot p_{trans}$ là điện dung hiệu dụng, $p_{trans}$ là xác suất chuyển trạng thái, $V_{dd}$ là điện áp nguồn, $f_{clock}$ là tần số xung nhịp.
      • Công thức tổng quát có tính đến dòng ngắn mạch ($I_{peak}$) và thời gian ngắn mạch ($t_{sc}$): $$P_{dyn} = C_{eff} \cdot V_{dd}^2 \cdot f_{clock} + (t_{sc} \cdot V_{dd} \cdot I_{peak} \cdot f_{clock})$$
    • Công suất tiêu thụ tĩnh ($P_{stat}$): Gây ra bởi 4 thành phần dòng rò: dòng rò dưới ngưỡng ($I_{SUB}$), dòng rò cổng ($I_{GATE}$), dòng rò máng do cực cổng ($I_{GIDL}$) và dòng rò tiếp giáp nghịch ($I_{REV}$). Dòng rò dưới ngưỡng được mô hình hóa theo công thức: $$I_{SUB} = \mu C_{ox} \frac{W}{L} V_{th}^2 e^{\frac{V_{GS} - V_T}{n V_{th}}}$$ Trong đó $W, L$ là kích thước kênh transistor, $V_{th} = kT/q$ là điện thế nhiệt (xấp xỉ $25,9\text{ mV}$ ở nhiệt độ phòng), $V_T$ là điện áp ngưỡng, $n$ là tham số chế tạo ($1,0 \le n \le 2,5$).

  2. Lý thuyết Lô-gíc mờ và Mô hình Sugeno:

    • Tập mờ $A$ xác định trên tập nền $X$ thông qua hàm liên thuộc $\mu_A(x): X \rightarrow [0, 1]$.
    • Cấu trúc hệ mờ gồm 3 giai đoạn: Mờ hóa (Fuzzification), Hợp thành (Fuzzy Engine), và Giải mờ (Defuzzification).
    • Mô hình Sugeno bậc 0 sử dụng luật hợp thành dạng: $$\text{IF } input_1 = x \text{ AND } input_2 = y \text{ THEN } Output = z_i \text{ (với } z_i \text{ là hằng số)}$$ Trọng số của luật thứ $i$ được tính bằng: $$w_i = \min(\mu(x), \mu(y)) = AND(\mu(x), \mu(y))$$ Giá trị đầu ra rõ sau giải mờ theo phương pháp trọng tâm: $$Z_{out} = \frac{\sum_{i=1}^k w_i \cdot z_i}{\sum_{i=1}^k w_i}$$

Phương pháp nghiên cứu

  • Phương pháp mô hình hóa và thiết kế phần cứng: Thiết kế kiến trúc bộ điều khiển tần số - điện áp (VFC) ở mức chuyển thanh ghi (RTL) sử dụng ngôn ngữ mô tả phần cứng VHDL.
  • Phương pháp mô phỏng kiểm chứng logic: Sử dụng công cụ ModelSim để kiểm chứng dạng sóng hoạt động của các khối chức năng (khối đo lưu lượng, khối tìm giá trị cực đại, khối tính đạo hàm/biến thiên và khối suy luận mờ).
  • Phương pháp mô phỏng và đánh giá hiệu năng mức hệ thống:
    • Tích hợp mô hình vào phần mềm mô phỏng mạng trên chip VNOC 2.
    • Sử dụng công cụ ORION 3 để ước lượng và tính toán năng lượng tiêu thụ của các thành phần trong router NoC (bộ đệm, thanh ghi, liên kết mạng, bộ chuyển mạch chéo crossbar).
    • Khảo sát trên mạng 2D-mesh dưới các mô hình phân bố lưu lượng truyền thông chuẩn: Lưu lượng đồng đều (UNIFORM) và Lưu lượng tự tương đồng (SELF-SIMILAR).

Nội dung chính theo từng chương

Chương 1: Phương pháp thiết kế vi mạch theo hướng công suất tiêu thụ thấp

Chương này phân tích các nguyên nhân vật lý gây tiêu tán công suất trong công nghệ CMOS và hệ thống hóa các kỹ thuật thiết kế công suất thấp:

  • Phân loại công suất: Trình bày chi tiết bản chất của công suất động (chuyển mạch, ngắn mạch) và công suất tĩnh (các dòng rò $I_{SUB}, I_{GATE}, I_{GIDL}, I_{REV}$).
  • Các kỹ thuật thiết kế công suất thấp phổ biến:
    • Chặn cấp xung nhịp (Clock Gating): Giảm công suất tiêu thụ động trên mạng phân phối xung nhịp (nơi chiếm trên 50% công suất động của mạch) bằng cách ngừng cấp xung nhịp cho các flip-flop khi tín hiệu kích hoạt (EN) ở mức thấp.
    • Đa điện áp ngưỡng (Multi-$V_T$): Kết hợp các thư viện tế bào có điện áp ngưỡng thấp ($V_{TL}$), tiêu chuẩn ($V_{TS}$) và cao ($V_{TH}$) để cân đối giữa thời gian trễ và dòng rò dưới ngưỡng.
    • Đa điện áp nguồn (Multi-$V_{DD}$): Phân chia hệ thống thành các miền điện áp khác nhau; bao gồm các chiến lược: Cấp nguồn tỷ lệ cố định (SVS), Cấp nguồn đa mức (MVS), Điều khiển tỷ lệ điện áp - tần số động (DVFS) và Điều khiển tỷ lệ điện áp thích nghi (AVS).
  • Phân tích kỹ thuật DVFS: Cấu trúc chung của một hệ thống DVFS bao gồm khối cảm biến, khối điều khiển và khối cấp nguồn/xung nhịp (bộ chuyển đổi DC-DC, PLL). Chương phân tích ưu và nhược điểm của các bộ điều khiển DVFS dạng offline (PID), tự thích nghi (LMS, Kalman) và bộ điều khiển sử dụng thuật toán lô-gíc mờ.
Phương pháp điều khiển Ưu điểm Nhược điểm
Bộ điều khiển ngoại tuyến (PID, PI, PD) Điều khiển tần số - điện áp bám theo sự thay đổi của tải hệ thống khá chính xác. Cần thay đổi tham số khi tải thay đổi lớn; thuật toán phức tạp; chiếm nhiều tài nguyên phần cứng.
Bộ điều khiển tự thích nghi (LMS, Kalman) Dự đoán và bám theo thay đổi của tải thời gian thực với độ chính xác cao; không cần đổi tham số khi tải đổi. Thuật toán điều khiển rất phức tạp; chiếm dụng nhiều tài nguyên thực thi phần cứng.
Bộ điều khiển áp dụng lô-gíc mờ Hoạt động tương tự bộ lọc tự thích nghi; dự đoán thời gian thực; không cần đổi tham số; thuật toán đơn giản, chiếm ít tài nguyên. Độ chính xác dự đoán tải có thể không bằng các bộ lọc tự thích nghi phức tạp.
  • Cơ sở lý thuyết lô-gíc mờ và mô hình Sugeno: Định nghĩa tập mờ, hàm liên thuộc hình thang/tam giác, biến ngôn ngữ, các phép toán mờ, quy tắc hợp thành IF-THEN và thuật toán giải mờ tính điểm trọng tâm theo mô hình Sugeno bậc 0.

Chương 2: Mạng trên chip và một số vấn đề về tối ưu năng lượng tiêu thụ

Chương 2 trình bày tổng quan về kiến trúc NoC, phân tích các tham số thiết kế và điểm lại các giải pháp giảm công suất NoC hiện hành:

  • Khái niệm và đặc trưng của NoC: So sánh NoC với kết nối bus truyền thống, khẳng định ưu thế về khả năng mở rộng, giải quyết tắc nghẽn và tính mô-đun hóa trong thiết kế SoC/MPSoC.
  • Tô-pô mạng (Topology): Khảo sát các cấu trúc liên kết cơ bản gồm dạng nhẫn (Ring), lưới hai chiều (2D-mesh), cây béo (Fat-tree) và Torus 2D. Các tiêu chí đánh giá vật lý bao gồm: Cấp bậc của bộ định tuyến, đường kính mạng, tính quy tắc, tính đối xứng, tính đa dạng của đường định tuyến và độ rộng điểm chia đôi mạng (bisection width). Tô-pô 2D-mesh được xác định là lựa chọn tối ưu về mặt thực thi phần cứng và khả năng mở rộng.
  • Kỹ thuật và cơ chế truyền thông:
    • Kỹ thuật chuyển mạch: Phân tích chuyển mạch kênh (circuit-switching) và chuyển mạch gói (packet-switching).
    • Cơ chế truyền thông (chuyển tiếp flit): So sánh ba cơ chế: Lưu trữ và chuyển tiếp (Store-And-Forward - SAF), Xuyên cắt ảo (Virtual-Cut-Through - VCT) và Lỗ sâu đục (Wormhole - WH). Cơ chế Wormhole chia gói tin thành các flit nhỏ, giúp tối thiểu hóa dung lượng bộ đệm tại các cổng của bộ định tuyến.
  • Các giải pháp NoC công suất thấp đã có: Khảo sát kiến trúc ALPIN (sử dụng truyền thông dị bộ GALS), mô hình PSTR phân chia vùng điện áp/tần số (VFI), bộ giao tiếp mạng MNI công suất thấp theo chuẩn OCP, và cấu trúc Producer-Consumer FIFO hỗ trợ DFS cho từng vùng mạng.

Chương 3: Mô hình bộ điều khiển tần số - điện áp cho bộ định tuyến của mạng trên chip

Chương này trình bày chi tiết kiến trúc đề xuất cho bộ điều khiển tần số - điện áp (Voltage and Frequency Controller - VFC) tích hợp tại từng bộ định tuyến NoC:

  • Kiến trúc khối VFC đề xuất: Bộ điều khiển tiếp nhận tín hiệu bắt tay (handshaking) giữa router và lõi IP/các router lân cận để xác định trạng thái truyền thông thực tế. Kiến trúc bao gồm 4 khối chức năng chính:
    1. Khối đo lưu lượng (Traffic Measurement/Counter): Sử dụng máy trạng thái hữu hạn (FSM) và các bộ đếm để đếm số lượng gói tin/flit đi qua từng cổng của bộ định tuyến trong một cửa sổ thời gian xác định.
    2. Khối tính toán giá trị lưu lượng trung bình cực đại (Maximum Average - MA): Thu thập dữ liệu từ các bộ đếm cổng, tính toán giá trị lưu lượng trung bình và xác định cổng có mật độ truyền thông lớn nhất.
    3. Khối tính toán biến thiên lưu lượng (Derivative/Variation - DER): Tính đạo hàm/sai phân giữa lưu lượng của chu kỳ đo hiện tại so với chu kỳ đo trước đó nhằm dự đoán xu hướng tăng hoặc giảm của tải mạng.
    4. Khối xử lý lô-gíc mờ (Fuzzy Logic Controller): Nhận 2 giá trị đầu vào từ khối MA ($input_1$) và DER ($input_2$). Các biến ngôn ngữ được định nghĩa thông qua các hàm liên thuộc dạng hình thang/tam giác. Khối xử lý sử dụng bảng luật hợp thành dạng Sugeno để suy luận và đưa ra tín hiệu điều khiển đầu ra $Output$.
  • Mô hình hóa RTL và mô phỏng logic:
    • Toàn bộ các khối được thiết kế bằng ngôn ngữ VHDL ở mức chuyển thanh ghi (RTL).
    • Kết quả mô phỏng trên ModelSim kiểm chứng dạng sóng thời gian thực của khối Counter, khối MA, khối DER và phản ứng của bộ xử lý mờ khi lưu lượng đầu vào biến động đột ngột hoặc tuần tự.

Chương 4: Mô phỏng và đánh giá hiệu quả của bộ điều khiển tần số - điện áp

Chương 4 thực hiện mô phỏng mức hệ thống và đánh giá định lượng hiệu quả giảm công suất của giải pháp:

  • Công cụ mô phỏng:
    • ORION 3: Mô hình ước lượng năng lượng tiêu thụ chi tiết cho từng thành phần phần cứng của bộ định tuyến (bộ đệm FIFO, bộ phân xử, bộ giải mã định tuyến, ma trận chuyển mạch chéo Crossbar và đường liên kết Link).
    • VNOC 2: Phần mềm mô phỏng chu kỳ chính xác cho mạng trên chip, cho phép cấu hình kích thước mạng lưới, thuật toán định tuyến, kích thước bộ đệm và tích hợp thuật toán DVFS mờ.
  • Kịch bản mô phỏng: Đánh giá trên mạng 2D-mesh dưới 2 dạng mẫu lưu lượng truyền thông:
    1. Dạng truyền thông đồng đều (UNIFORM Traffic): Các gói tin được gửi ngẫu nhiên giữa các nút mạng với xác suất như nhau.
    2. Dạng truyền thông tự tương đồng (SELF-SIMILAR Traffic): Mô phỏng hành vi truyền thông bùng nổ (bursty traffic) đặc trưng của các ứng dụng đa phương tiện và xử lý thực tế trên MPSoC.
  • Kết quả đánh giá: Thu thập số liệu so sánh về công suất tiêu thụ toàn phần, công suất động, công suất tĩnh và độ trễ truyền gói tin trung bình giữa mạng NoC tiêu chuẩn (không dùng DVFS) và mạng NoC có tích hợp bộ điều khiển VFC mờ đề xuất.

Kết quả và những đóng góp mới

Những đóng góp mới của luận án

  1. Về mặt kiến trúc và giải pháp kỹ thuật:
    • Đề xuất mô hình bộ điều khiển tần số - điện áp động (DVFS) phân tán cho bộ định tuyến mạng trên chip dựa trên thuật toán lô-gíc mờ (mô hình Sugeno). Bộ điều khiển có khả năng tự thích ứng và dự đoán xu hướng biến đổi tải mạng theo thời gian thực thông qua việc kết hợp đồng thời giá trị lưu lượng trung bình cực đại và biến thiên lưu lượng.
    • Hiện thực hóa thành công toàn bộ kiến trúc bộ điều khiển VFC ở mức chuyển thanh ghi (RTL) bằng ngôn ngữ phần cứng VHDL, chứng minh tính khả thi trong việc cứng hóa thuật toán mờ mà không cần phụ thuộc vào phần mềm điều khiển trung tâm hay các bộ vi xử lý phức tạp.
  2. Về mặt phương pháp luận và môi trường đánh giá:
    • Xây dựng và thiết lập môi trường mô phỏng tích hợp dựa trên nền tảng ước lượng năng lượng ORION 3 và phần mềm mô phỏng mạng VNOC 2, cho phép phân tích định lượng công suất tiêu thụ và hiệu năng mạng NoC dưới các kỹ thuật DVFS khác nhau với các mô hình lưu lượng UNIFORM và SELF-SIMILAR.

Kiến nghị và giải pháp đề xuất

  • Ứng dụng cấu trúc VFC cục bộ tại từng nút mạng 2D-mesh nhằm loại bỏ điểm nghẽn điều khiển trung tâm trong các hệ thống MPSoC quy mô lớn.
  • Áp dụng kỹ thuật điều khiển mờ cho các thiết kế vi mạch công suất thấp đòi hỏi phản ứng nhanh với tải bùng nổ mà bị giới hạn về diện tích thực thi phần cứng.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế của nghiên cứu

  • Kiến trúc bộ điều khiển và các đánh giá thực nghiệm mới được triển khai tập trung trên tô-pô mạng dạng lưới hai chiều (2D-mesh); chưa mở rộng kiểm chứng trên các tô-pô phức tạp hơn như Torus, Cây béo (Fat-tree) hoặc các cấu trúc NoC 3D.
  • Kết quả đánh giá hiệu năng và công suất được thực hiện thông qua công cụ mô phỏng phần mềm mức hệ thống (VNOC 2, ORION 3) và mô phỏng logic RTL (ModelSim), chưa tiến hành chế tạo thử nghiệm vật lý (tape-out) trên chip bán dẫn thực tế.
  • Các kịch bản tải đánh giá tập trung vào hai dạng lưu lượng tổng hợp là UNIFORM và SELF-SIMILAR, chưa thử nghiệm trực tiếp với các vết vết bộ nhớ (trace-driven) từ các ứng dụng phần mềm thương mại cụ thể.

Hướng phát triển tiếp theo

  • Hoàn thiện quy trình thiết kế vật lý tổng hợp (Place & Route) trên các thư viện công nghệ bán dẫn tiên tiến (dưới 45nm, FinFET) để đánh giá diện tích silicon thực tế, lưới cấp nguồn đa điện áp và mạch dịch mức (level shifters).
  • Mở rộng thuật toán điều khiển mờ để quản lý đồng thời cả mức độ sử dụng bộ đệm ảo (Virtual Channels) và nhiệt độ cục bộ của từng vùng trên chip.
  • Thử nghiệm giải pháp trên các cấu trúc mạng trên chip dị thể và mạng trên chip ba chiều (3D-NoC).

Giá trị tham khảo

  • Đối với nghiên cứu sinh và học viên sau đại học ngành Kỹ thuật Điện tử - Viễn thông, Kỹ thuật Máy tính: Luận án cung cấp hệ thống lý thuyết về các cơ chế dòng rò, phương pháp tối ưu công suất tĩnh/động trên CMOS, cũng như hướng dẫn chi tiết phương pháp mô hình hóa bộ điều khiển mờ Sugeno bằng ngôn ngữ VHDL.
  • Đối với kỹ sư thiết kế vi mạch và hệ thống nhúng SoC/MPSoC: Tài liệu là nguồn tham khảo hữu ích về cấu trúc bộ định tuyến NoC, cách thức đo đạc lưu lượng flit thời gian thực tại các cổng router, và quy trình kết hợp công cụ ORION 3 với VNOC 2 để ước lượng công suất trước khi tổng hợp phần cứng.
  • Đối với các phòng thí nghiệm nghiên cứu vi mạch (như SISLAB): Cung cấp khối IP bộ điều khiển VFC hoàn chỉnh ở mức RTL, có thể tích hợp trực tiếp vào các dự án phát triển nền tảng NoC 2D-mesh dùng cho các chip xử lý đa lõi.

Câu hỏi thường gặp

1. Tại sao dòng điện rò lại trở thành thách thức lớn đối với công suất tiêu thụ của vi mạch từ tiến trình 90nm và 65nm trở xuống?

Khi kích thước transistor thu nhỏ dưới 90nm và 65nm, lớp oxit cổng ($T_{OX}$) mỏng chỉ bằng kích thước vài nguyên tử, làm xuất hiện hiệu ứng đường hầm dẫn đến dòng rò cổng ($I_{GATE}$). Đồng thời, khoảng cách cực máng - cực nguồn thu hẹp làm tăng dòng rò dưới ngưỡng ($I_{SUB}$) phụ thuộc theo hàm mũ vào điện áp ngưỡng $V_T$. Ở các tiến trình này, dòng điện rò gia tăng đến mức gần tương đương dòng điện động, làm tiêu hao năng lượng ngay cả khi mạch ở trạng thái tĩnh.

2. Sự khác biệt cơ bản giữa kỹ thuật điều khiển DVFS và AVS là gì?

  • DVFS (Dynamic Voltage and Frequency Scaling): Là phương pháp điều khiển vòng hở hoặc vòng kín theo các mức giá trị điện áp và tần số rời rạc được cấu hình sẵn dựa trên việc giám sát tải của hệ thống.
  • AVS (Adaptive Voltage Scaling): Là sự mở rộng của DVFS nhưng sử dụng các vòng lặp phản hồi thời gian thực khép kín (thường tích hợp cảm biến trễ/nhiệt độ trên chip) để điều chỉnh liên tục điện áp nguồn ở mức tối thiểu vừa đủ duy trì hoạt động chính xác của mạch trước các biến động về quy trình chế tạo, nhiệt độ và điện áp (PVT variations).

3. Tại sao tác giả lại chọn thuật toán lô-gíc mờ thay vì bộ điều khiển PID hoặc bộ lọc Kalman cho bộ điều khiển DVFS phần cứng?

Bộ điều khiển PID phụ thuộc vào bộ thông số cố định ($K_P, K_I, K_D$), do đó khi phân bố tải hệ thống biến đổi lớn thì phải hiệu chỉnh lại tham số ngoại tuyến. Bộ lọc thích nghi như Kalman có độ phức tạp tính toán rất lớn, tiêu tốn nhiều tài nguyên cổng khi triển khai trên phần cứng RTL. Bộ điều khiển lô-gíc mờ (mô hình Sugeno bậc 0) có khả năng tự thích ứng và dự đoán xu hướng tải theo thời gian thực mà không cần thay đổi tham số, thuật toán đơn giản, chiếm ít diện tích phần cứng và dễ dàng mô hình hóa bằng VHDL.

4. Hai tham số đầu vào của khối xử lý lô-gíc mờ trong bộ điều khiển VFC đề xuất là gì và có vai trò như thế nào?

  • Tham số $input_1$ (Lưu lượng trung bình cực đại - MA): Đại diện cho mật độ truyền thông lớn nhất giữa các cổng của bộ định tuyến trong một khoảng thời gian, giúp xác định mức tải hiện tại của router.
  • Tham số $input_2$ (Biến thiên lưu lượng - DER): Đại diện cho đạo hàm/sai phân lưu lượng giữa chu kỳ hiện tại và chu kỳ trước đó, giúp bộ điều khiển nhận biết xu hướng tăng hay giảm của tải trong tương lai gần để kịp thời điều chỉnh điện áp và tần số xung nhịp.

Kết luận

Luận án đã nghiên cứu toàn diện vấn đề tiêu thụ năng lượng trên vi mạch CMOS và kiến trúc Mạng trên chip (NoC), từ đó đề xuất thành công giải pháp điều khiển tần số - điện áp động (DVFS) kết hợp thuật toán lô-gíc mờ Sugeno cho bộ định tuyến mạng 2D-mesh. Toàn bộ kiến trúc được thiết kế và kiểm chứng logic ở mức chuyển thanh ghi (RTL) bằng VHDL trên công cụ ModelSim, đồng thời được đánh giá hiệu năng hệ thống qua nền tảng mô phỏng tích hợp ORION 3 và VNOC 2 dưới các mô hình lưu lượng UNIFORM và SELF-SIMILAR. Công trình đóng góp một giải pháp phần cứng tự thích ứng khả thi, hỗ trợ tối ưu hóa hiệu quả năng lượng cho các hệ thống trên chip đa lõi phức tạp.