Tổng quan về luận án

Trong kỷ nguyên phát triển mạnh mẽ của hệ thống truyền thông không dây băng rộng thế hệ mới (5G, 6G, Wi-Fi 6/6E chuẩn IEEE 802.11ax) và công nghệ vô tuyến định nghĩa bằng phần mềm (Software Defined Radio - SDR), kiến trúc máy thu lấy mẫu trực tiếp tần số vô tuyến (RF Direct Sampling Receiver) đóng vai trò then chốt nhằm chuyển dịch các khối xử lý tín hiệu tương tự sang miền số. Tuy nhiên, việc số hóa tín hiệu băng thông rộng ở dải tần gigahertz đặt ra hai thách thức cốt lõi: giới hạn vật lý về tốc độ - công suất của bộ chuyển đổi tương tự - số (ADC) và độ phức tạp tính toán khi triển khai các thuật toán xử lý tín hiệu số (DSP) trên phần cứng chuyên dụng.

Luận án tiến sĩ kỹ thuật điện tử của tác giả Đinh Thị Kim Phượng (Mã số: 9520203, Trường Đại học Bách khoa Hà Nội, dưới sự hướng dẫn của PGS. Nguyễn Đức Minh và TS. Phạm Hải Đăng) tập trung giải quyết trọn vẹn hai nút thắt kỹ thuật này. Nghiên cứu xác lập khoảng trống khoa học (research gap) trọng yếu: các bộ biến đổi ADC xen kẽ thời gian (Time-Interleaved ADC - TI-ADC) cho phép nhân tốc độ lấy mẫu lên $M$ lần nhưng bị suy giảm nghiêm trọng chất lượng tín hiệu do các sai lệch nội tại giữa $M$ kênh sub-ADC (sai lệch offset $\Delta o_i$, hệ số khuếch đại $\Delta g_i$, thời gian lấy mẫu $\Delta t_i$ và băng thông $\Delta b_i$). Các giải pháp hiệu chỉnh số hiện hành đòi hỏi tài nguyên phần cứng lớn, sử dụng thêm tập bộ lọc thông cao (HPF) hoặc bộ tạo tín hiệu giả ngẫu nhiên (Pseudo Random Aliasing Generator - PAG), gây tốn kém diện tích vi mạch và năng lượng. Đồng thời, quá trình chuyển đổi định dạng dấu phẩy động sang dấu phẩy tĩnh (Floating-point to Fixed-point Conversion - FFC) cho các hệ thống DSP phức tạp có vòng hồi tiếp (như bộ hiệu chỉnh TI-ADC và bộ biến đổi Fourier nhanh đa phương thức MDC/SDF-FFT) bị bùng nổ không gian tìm kiếm, dẫn đến thời gian tối ưu độ dài từ mã (Word-Length Optimization - WLO) kéo dài.

Nghiên cứu thiết lập hệ thống câu hỏi và giả thuyết khoa học cụ thể:

  • Câu hỏi nghiên cứu 1 (RQ1): Làm thế nào để ước lượng và triệt tiêu đồng thời sai lệch hệ số khuếch đại và sai lệch thời gian lấy mẫu trong TI-ADC hoàn toàn trong miền số (all-digital blind background calibration) mà không cần chèn tín hiệu mẫu ngoại vi hay sử dụng các cấu trúc lọc phụ trợ phức tạp?
  • Câu hỏi nghiên cứu 2 (RQ2): Có thể xây dựng mô hình toán học nào để nhóm các khối tín hiệu trong hệ thống DSP phức tạp nhằm rút ngắn thời gian chuyển đổi FFC mà vẫn đảm bảo độ chính xác lượng tử hóa và tối ưu tài nguyên phần cứng?
  • Giả thuyết nghiên cứu 1 (H1): Việc áp dụng nguyên lý lọc thích nghi loại bỏ can nhiễu (Adaptive Noise Canceller - ANC) kết hợp với bộ lọc vi phân thông dải (Bandpass Derivative Filter - BDF) sẽ cho phép ước lượng chính xác và bù trừ đồng thời sai lệch gain và timing skew trên toàn bộ các băng tần Nyquist đối với tín hiệu vào ngẫu nhiên dừng mở rộng (Wide-Sense Stationary - WSS).
  • Giả thuyết nghiên cứu 2 (H2): Các khối chức năng có cùng hàm truyền đạt và cùng dải động biên độ có thể gộp nhóm tham số độ dài từ mã ($WL = IWL + FWL$), giúp giảm bậc hàm mũ thời gian tìm kiếm FFC xuống dưới 10% so với phương pháp truyền thống.

Khung lý thuyết của luận án được xây dựng vững chắc dựa trên định lý lấy mẫu Nyquist-Shannon, lý thuyết quá trình ngẫu nhiên dừng (WSS), lý thuyết thích nghi bình phương trung bình tối thiểu (LMS) của Widrow-Hoff, và mô hình tối ưu hóa định dạng số tĩnh (Fixed-point Quantization Theory). Đóng góp mang tính đột phá của công trình được định lượng cụ thể: thiết kế bộ hiệu chỉnh TI-ADC ANC hoạt động ở tần số lấy mẫu $\ge 2,7\text{ GHz}$, nâng cao số bit hiệu dụng ($ENOB$) từ $\approx 6,5\text{ bit}$ lên $\approx 10\text{ bit}$, cải thiện tỉ số tín hiệu trên nhiễu và méo ($SNDR$) thêm $19\text{ dB}$ (đạt $60,62\text{ dB}$) và dải động không chứa hài ($SFDR$) thêm $49\text{ dB}$ (đạt $91,82\text{ dB}$). Thuật toán FFC có nhóm tín hiệu giúp giảm thời gian thực thi chuyển đổi xuống chỉ còn $6,25%$ (đối với TI-ADC ANC) và $7,4%$ (đối với bộ FFT 2048 điểm chuẩn IEEE 802.11ax), chiếm tài nguyên phần cứng cực thấp ($7,36%$ logic trên FPGA Kintex-7 XC7K325T và diện tích vi mạch $0,9088\text{ mm}^2$, công suất $18,178\text{ mW}$ trên tiến trình XFab SOI CMOS $180\text{ nm}$).

Literature Review và Positioning

Nghiên cứu về kiến trúc máy thu băng rộng và bộ chuyển đổi tốc độ cao trải qua nhiều giai đoạn phát triển với ba nhánh học thuật chính:

Nhánh thứ nhất tập trung vào kỹ thuật hiệu chỉnh sai lệch phần cứng tương tự và hỗn hợp (Analog/Mixed-signal calibration) do Dyer et al. (1998), Wu & Black (2001), và Camarero et al. (2007) dẫn dắt. Các công trình này can thiệp trực tiếp vào mạch trễ biến đổi (Variable Delay Line - VDL) hoặc điều chỉnh điện áp phân cực của mạch lấy mẫu và giữ mẫu (Sample and Hold - S&H). Mặc dù đạt hiệu quả bù sai lệch trực tiếp, phương pháp tương tự chịu ảnh hưởng nặng nề bởi biến động quy trình công nghệ, điện áp và nhiệt độ (Process, Voltage, Temperature - PVT), đồng thời làm tăng độ phức tạp thiết kế vi mạch khi chuyển dịch xuống các tiến trình CMOS siêu sâu (deep sub-micron).

Nhánh thứ hai dịch chuyển sang kỹ thuật hiệu chỉnh số hoàn toàn (All-digital calibration) để tận dụng ưu thế thu nhỏ kích thước của định luật Moore. Vogel, Saleem & Mendel (2008) đề xuất giải pháp bù sai lệch thời gian lấy mẫu và hệ số khuếch đại dựa trên xấp xỉ chuỗi Taylor bậc một kết hợp tập bộ lọc thông cao (HPF). Tuy nhiên, kiến trúc của Vogel vấp phải sự đánh đổi lớn về mặt tài nguyên: việc duy trì song song tập bộ lọc HPF gây tiêu tốn diện tích silicon và gia tăng công suất tiêu thụ mạch số. Ngược lại, Matsuno et al. (2013) phát triển kỹ thuật hiệu chỉnh sử dụng bộ tạo tín hiệu giả ngẫu nhiên (PAG) đưa vào luồng dữ liệu để ước lượng tương quan chéo. Dù loại bỏ được tập HPF, thiết kế của Matsuno lại làm tăng mức sàn tạp âm lượng tử hóa và phụ thuộc vào tính chất của tín hiệu phụ trợ nhân tạo. Song song đó, Le Dortz et al. (2014, 2015) khai thác kỹ thuật bù sai lệch dựa trên trộn số (digital mixing) cho kiến trúc SAR TI-ADC $1,62\text{ GS/s}$, nhưng việc mở rộng cho tín hiệu băng rộng ở các vùng Nyquist bậc cao ($k \ge 2$) vẫn gặp hạn chế toán học về tính hội tụ.

Nhánh thứ ba liên quan đến tự động hóa thiết kế điện tử (EDA) trong việc chuyển đổi dấu phẩy động sang dấu phẩy tĩnh (FFC) và tối ưu hóa độ dài từ mã (WLO). Các công trình kinh điển của Banerjee et al. (2003 - AccelFPGA), Menard & Sentieys (2002, 2004), Shi & Brodersen (2003, 2004) thiết lập các kỹ thuật phân tích thống kê và mô phỏng Monte Carlo để tìm kiếm cấu hình bit ($IWL, FWL$) tối ưu. Hạn chế cốt tử của các công cụ này là xem xét từng biến tín hiệu một cách độc lập ($N$ biến dẫn đến không gian tìm kiếm $O(K^N)$), khiến thời gian mô phỏng kiểm chứng bùng nổ khi áp dụng cho các hệ thống DSP vòng kín có phản hồi phức tạp như bộ lọc thích nghi TI-ADC ANC.

Luận án của Đinh Thị Kim Phượng định vị chính xác tại giao điểm của việc giải quyết triệt để bài toán hiệu chỉnh số TI-ADC và tối ưu hóa quy trình triển khai phần cứng. Bằng cách tích hợp nguyên lý ANC thích nghi với kỹ thuật lọc vi phân thông dải BDF, luận án khắc phục nhược điểm tốn tài nguyên của Vogel et al. (2008) và loại bỏ sự phụ thuộc tín hiệu giả của Matsuno et al. (2013). Đồng thời, lý thuyết nhóm tín hiệu trong FFC mở ra bước tiến vượt bậc so với khung phân tích của Shi & Brodersen (2004), tạo thành giải pháp toàn diện từ thuật toán lý thuyết đến hiện thực hóa phần cứng vi mạch.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mở rộng nền tảng lý thuyết xử lý tín hiệu thích nghi của Bernard Widrow sang hệ thống lấy mẫu đa tốc độ xen kẽ thời gian (Multirate Time-Interleaved Systems), thiết lập mô hình toán học giải tích tổng quát biểu diễn phổ tín hiệu đầu ra $Y(j\omega)$ của TI-ADC $M$ kênh dưới tác động đồng thời của 4 loại sai lệch:

$$Y(j\omega) = \frac{1}{T_s} \sum_{k=-\infty}^{+\infty} \left[ \frac{1}{M} \sum_{i=0}^{M-1} (1+\Delta g_i) H_{\tau i}\left(j\left(\omega - k\frac{\omega_s}{M}\right)\right) e^{-j\left(\omega - k\frac{\omega_s}{M}\right)\Delta t_i} e^{-j k i \frac{2\pi}{M}} \right] X\left(j\left(\omega - k\frac{\omega_s}{M}\right)\right) + \frac{2\pi}{T_s}\sum_{k=-\infty}^{+\infty} \left[ \frac{1}{M}\sum_{i=0}^{M-1} \Delta o_i e^{-jki\frac{2\pi}{M}} \right] \delta\left(\omega - k\frac{\omega_s}{M}\right)$$

Từ mô hình này, luận án chứng minh hai định lý lý thuyết quan trọng:

  1. Định lý phân tách hài sai lệch: Hài sai lệch do offset xuất hiện tại các tần số cố định $k \frac{\omega_s}{M}$ hoàn toàn độc lập với tần số tín hiệu vào $\omega_{in}$, trong khi hài do lệch gain $\Delta g_i$ và timing skew $\Delta t_i$ xuất hiện tại $(\pm\omega_{in} + k\frac{\omega_s}{M})$, tỉ lệ thuận với tần số góc $\omega_{in}$ và suy giảm nghiêm trọng giá trị $SNDR$ theo hàm logarit:

$$SNDR \approx -10 \log_{10} \left( \sigma_g^2 + \omega_0^2 \sigma_t^2 + \frac{\sigma_o^2}{A_{in}^2} + \frac{1}{3 \cdot 2^{2N}} \right)$$

  1. Nguyên lý ước lượng can nhiễu thích nghi vi phân: Can nhiễu do timing skew tương đương với tích của độ lệch thời gian $\Delta t_i$ và đạo hàm bậc nhất của tín hiệu vào $x'(t)$. Bằng cách sử dụng bộ lọc vi phân thông dải BDF $H_{bd}(e^{j\omega})$ kết hợp thuật toán thích nghi LMS, sai số gain vector $\mathbf{c}_g$ và timing skew vector $\mathbf{c}_t$ được ước lượng hội tụ tiệm cận về 0 mà không cần biết trước phổ tín hiệu đầu vào $X(j\omega)$, miễn là tín hiệu thỏa mãn điều kiện dừng WSS.
+-------------------------------------------------------------------------+
|                  Mô hình Khung Phân Tích Độc Đáo Luận Án                |
+-------------------------------------------------------------------------+
|                                                                         |
|  [ Tín hiệu RF vào x(t) ] ---> [ TI-ADC M Kênh (Có sai lệch PVT) ]       |
|                                         |                               |
|                                         v                               |
|                      [ Luồng dữ liệu số y[n] ]                          |
|                                         |                               |
|          +------------------------------+------------------------------+|
|          |                                                             ||
|          v                                                             v|
|   +---------------+                                             +--------------+|
|   | Trục Chính    |                                             | Nhánh Lọc    ||
|   | (Tín hiệu số) |                                             | BDF / LMS    ||
|   +-------+-------+                                             +-------+------+|
|           |                                                             |       |
|           |                     - [ Vector ước lượng c_g, c_t ] <-------+       |
|           v                     |                                               |
|      ( Bù trừ sai lệch thích nghi ANC )                                         |
|           |                                                                     |
|           v                                                                     |
|   [ Tín hiệu hoàn chỉnh s[n] ] ---> [ Phổ sạch: SFDR > 91dB, SNDR > 60dB ]      |
|                                                                         |
|                                                                         |
|  * ÁP DỤNG QUY TRÌNH FFC NHÓM TÍN HIỆU ĐỂ TỐI ƯU HÓA PHẦN CỨNG:          |
|    Phân tích dải động & Hàm truyền đạt -> Nhóm khối -> Giảm 93.75% thời gian |
+-------------------------------------------------------------------------+

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp liên ngành 3 lý thuyết: Lý thuyết cấu trúc đa tốc độ Polyphase, Lý thuyết Lọc thích nghi loại bỏ can nhiễu (ANC) và Lý thuyết Lượng tử hóa tối ưu phần cứng. Khung phân tích này sở hữu các đặc tính khác biệt:

  • Tiếp cận không xâm lấn (Blind Calibration): Không chèn thêm bất kỳ tín hiệu phụ trợ nào vào đường truyền tín hiệu tương tự, bảo toàn tuyệt đối độ tuyến tính của khối đầu cuối RF front-end.
  • Mở rộng đa băng tần Nyquist (All-Nyquist Zone Operation): Sử dụng linh hoạt bộ lọc đạo hàm chuẩn hóa hoặc bộ lọc vi phân thông dải (BDF) cho phép thuật toán xử lý chính xác tín hiệu giải điều chế trực tiếp từ các vùng Nyquist bậc 1, 2, 3, và 4 mà không bị suy thoái do hiện tượng răng cưa (aliasing).
  • Điều kiện biên (Boundary Conditions): Tín hiệu đầu vào phải là quá trình dừng theo nghĩa rộng (WSS), năng lượng tín hiệu phân bố không tập trung hoàn toàn tại tần số lấy mẫu sub-ADC, và độ lệch thời gian $\Delta t_i$ nằm trong khoảng hội tụ tuyến tính ($|\Delta t_i| \le 5% T_s$).

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Luận án vận dụng thế giới quan thực chứng (Positivism) và phương pháp luận nghiên cứu định lượng thực nghiệm nghiêm ngặt. Thiết kế nghiên cứu đa tầng kết hợp chặt chẽ giữa: (1) Mô hình hóa toán học giải tích; (2) Mô phỏng hành vi cấp hệ thống (System-level simulation); (3) Thiết kế vi mạch số RTL (VHDL/Verilog); (4) Đồng mô phỏng phần cứng trong vòng lặp (FPGA-in-the-Loop - FIL); và (5) Tổng hợp vật lý cấp cổng logic trên công nghệ bán dẫn tiên tiến.

+-------------------------------------------------------------------------------+
|                       Quy Trình Nghiên Cứu Thực Nghiệm Đa Tầng               |
+-------------------------------------------------------------------------------+
| 1. Mô hình hóa giải tích: Thiết lập phương trình sai số TI-ADC & FFC           |
|    |                                                                          |
|    v                                                                          |
| 2. Mô phỏng Monte Carlo (MATLAB): N = 1000 lần, kiểm chứng phân bố Gauss      |
|    |                                                                          |
|    v                                                                          |
| 3. Chuyển đổi FFC tự động có nhóm tín hiệu: Tối ưu độ dài từ mã (IWL, FWL)     |
|    |                                                                          |
|    v                                                                          |
| 4. Kiểm chứng phần cứng FPGA: Xilinx Kintex-7 XC7K325T & Altera Stratix IV     |
|    |                                                                          |
|    v                                                                          |
| 5. Tổng hợp vi mạch ASIC: Cadence Genus 162 trên PDK XFab SOI CMOS 180nm       |
+-------------------------------------------------------------------------------+

Quy mô thực nghiệm được xác lập chi tiết:

  • Hệ thống TI-ADC: $M = 4$ kênh sub-ADC, độ phân giải danh định 11-bit, tần số lấy mẫu tổng $f_s = 2,7\text{ GS/s}$ (mỗi sub-ADC hoạt động tại $675\text{ MS/s}$).
  • Tham số sai lệch ngẫu nhiên: Độ lệch chuẩn gain $\sigma_g = 0,01$ ($1%$), độ lệch chuẩn timing skew $\sigma_t = 0 \div 10\text{ ps}$ (chiếm tới $2,7% T_s$), độ lệch offset $\sigma_o = 0,01\text{ LSB}$.
  • Tín hiệu thử nghiệm đa dạng: Tín hiệu đơn tần ($f_{in} = 0,45 f_s$ ở các vùng Nyquist 1 đến 4), tín hiệu đa tần, tín hiệu điều chế số băng rộng 16-QAM ($BW = 10\text{ MHz}$ và $100\text{ MHz}$, sóng mang $0,29 f_s$), và tín hiệu điều chế 256-QAM (sóng mang $0,45 f_s + f_s$).

Quy trình nghiên cứu rigorous

Quy trình nghiên cứu tuân thủ các chuẩn mực khoa học cao cấp nhất:

  • Phương pháp mô phỏng Monte Carlo: Quá trình đánh giá hiệu năng TI-ADC ANC được lặp lại $N = 1000$ lần với các biến sai lệch được sinh ngẫu nhiên theo phân bố chuẩn Gauss nhằm đảm bảo tính bất biến thống kê.
  • Giao thức phân tích phổ công suất (PSD): Sử dụng cửa sổ Kaiser với hệ số $\beta = 38$, độ dài mẫu $N_{samples} = 16384$ điểm, tính toán băng thông độ phân giải tương đương ($ENBW$) chính xác để triệt tiêu hiện tượng rò rỉ phổ (spectral leakage).
  • Thuật toán FFC nhóm tín hiệu (Signal Grouping Algorithm):
    • Bước 1: Phân tích hàm truyền đạt $H(z)$ và tính toán công suất kỳ vọng của tín hiệu $E{y^2}$ qua từng khối toán tử cơ bản (cộng, trừ, nhân hệ số).
    • Bước 2: Nhóm các khối có cùng dải biến thiên biên độ và vị trí tầng xử lý tương đương.
    • Bước 3: Chạy mô phỏng tự động xác định giá trị cực đại ($Max$), cực tiểu ($Min$) thông qua hàm sim_log và create_log_model xây dựng trên môi trường MATLAB/Simulink.
    • Bước 4: Tối ưu hóa độ dài phần nguyên ($IWL = \lceil \log_2(\max(|Min|, |Max|)) \rceil + 1$) để chống tràn số và tối ưu phần thập phân ($FWL$) nhằm đạt tỷ số tín hiệu trên nhiễu lượng tử hóa $SQNR \ge 65\text{ dB}$.
  • Tam giác đạc thực nghiệm (Triangulation): Kiểm chứng chéo kết quả giữa mô hình toán học giải tích, mô phỏng dấu phẩy động trên MATLAB, mô phỏng dấu phẩy tĩnh cấp bit-true trên Simulink, đo kiểm mạch thực tế trên kít FPGA Xilinx Kintex-7, và kết quả tổng hợp cổng vật lý trên Cadence Genus.

Data và phân tích

Dữ liệu thực nghiệm được xử lý bằng các công cụ đo lường tiêu chuẩn vi mạch:

  • Môi trường phần mềm: MATLAB R2018b, Simulink, Xilinx Vivado 2018.3, Intel Quartus Prime 17.1, Synopsys Design Compiler, và Cadence Genus Synthesis Solution 162.
  • Thư viện bán dẫn: PDK thương mại XFab SOI CMOS $180\text{ nm}$ (Silicon-On-Insulator), chế độ điện áp danh định $V_{DD} = 1,8\text{ V}$, nhiệt độ hoạt động chuẩn $25^\circ\text{C}$.
  • Độ tin cậy và kiểm định thống kê: Độ hội tụ của thuật toán LMS đạt trạng thái xác lập sau $2 \times 10^5$ mẫu đối với vector sai lệch gain $\mathbf{c}_g$ và vector timing skew $\mathbf{c}_t$. Không phát hiện hiện tượng phân kỳ hoặc mất ổn định số trong toàn bộ các kịch bản mô phỏng.

Phát hiện đột phá và implications

Những phát hiện then chốt

Nghiên cứu mang lại 5 phát hiện mang tính đột phá với minh chứng định lượng cụ thể:

[!NOTE] Trích dẫn thực nghiệm 1 (Trang 116): "Khi chưa hiệu chỉnh lệch hệ số khuếch đại và thời gian lấy mẫu... SNDR chỉ là $\approx 41\text{ dB}$ và SFDR $\approx 42\text{ dB}$. Khi sử dụng mô hình dạng dấu phẩy động thực hiện hiệu chỉnh thì SNDR tăng thêm $\approx 19\text{ dB}$ và SFDR tăng thêm $\approx 49\text{ dB}$... Mô hình hiệu chỉnh TI-ADC ANC được chuyển sang dạng dữ liệu dấu phẩy tĩnh nhờ áp dụng FFC thực thi trên FPGA cũng đạt hiệu quả tương tự (SNDR = $60,02\text{ dB}$, SFDR = $90,82\text{ dB}$)."

  1. Hiệu năng triệt tiêu hài vượt trội: Bộ hiệu chỉnh TI-ADC ANC giúp loại bỏ triệt để các hài méo do lệch pha lấy mẫu và hệ số khuếch đại. Đối với tín hiệu đơn tần $f_{in} = 0,45 f_s$, $SFDR$ tăng ngoạn mục từ $42,53\text{ dB}$ lên $91,82\text{ dB}$ (cải thiện $49,29\text{ dB}$), $SNDR$ tăng từ $41,46\text{ dB}$ lên $60,62\text{ dB}$ (cải thiện $19,16\text{ dB}$), khôi phục số bit hiệu dụng $ENOB$ từ $6,59\text{ bit}$ lên $9,78\text{ bit}$ (tiệm cận mức lý tưởng 11-bit của ADC).
  2. Khả năng hoạt động ổn định trên toàn bộ các vùng Nyquist: Khi đưa tín hiệu vào vùng Nyquist 3 ($f_{in} = 0,45 f_s + f_s$) và vùng Nyquist 4, thuật toán vẫn duy trì $SNDR \ge 60\text{ dB}$ và $SFDR \ge 85\text{ dB}$, giải quyết dứt điểm hiện tượng suy giảm hiệu năng lấy mẫu dưới tần số (undersampling) vốn là điểm yếu của các công trình tiền nhiệm.
  3. Đột phá về tốc độ hội tụ FFC: Kỹ thuật nhóm tín hiệu chứng minh tính ưu việt tuyệt đối khi giảm thời gian tối ưu hóa độ dài từ mã xuống mức kỷ lục:
    • Với bộ hiệu chỉnh TI-ADC ANC: thời gian thực hiện FFC có nhóm tín hiệu chỉ bằng $6,25%$ so với phương pháp không nhóm tín hiệu (giảm $93,75%$ thời gian tính toán).
    • Với bộ FFT đa phương thức IEEE 802.11ax: thời gian FFC chỉ chiếm $7,4%$ so với khi không áp dụng nhóm tín hiệu.
  4. Tối ưu hóa kiến trúc FFT đa phương thức IEEE 802.11ax: Sự kết hợp độc đáo giữa 3 tầng MDC (Multi-Path Delay Commutator Radix-2) và 2 tầng SDF (Single-Path Delay Feedback Radix-$2^4$) cùng việc tối ưu hóa nhân tử xoay Twiddle Factor ($W_N^{nk}$) giúp bộ FFT 2048 điểm đạt độ trễ xử lý cực thấp: chỉ $285\text{ xung nhịp}$, tỉ lệ lỗi bit $BER \approx 10^{-6}$, vượt trội so với kiến trúc SDF thuần túy.

[!NOTE] Trích dẫn thực nghiệm 2 (Trang 117): "Kết quả tổng hợp toàn tốc độ của bộ hiệu chỉnh ở tần số $2,7\text{ GHz}$. Tổng công suất tiêu thụ là $18,178\text{ mW}$ tại tần số tín hiệu vào $0,45 f_s + f_s$ thuộc băng tần Nyquist thứ 4, chiếm tổng diện tích là $0,9088\text{ mm}^2$... sử dụng $20.953\text{ cổng logic}$... công suất dòng rò chỉ mất $9,795\text{ nW}$."

  1. Chi phí phần cứng vi mạch siêu tiết kiệm:
    • Triển khai trên FPGA Xilinx Kintex-7 XC7K325T: Bộ hiệu chỉnh TI-ADC ANC chỉ chiếm $7,36%$ tổng tài nguyên chip (cụ thể: 6.800 Logic Cells chiếm $3,33%$, 177 Distributed LUT RAM chiếm $1,49%$, 19 DSP Slices chiếm $2,26%$, đạt tần số hoạt động cực đại $F_{max} = 165,7\text{ MHz}$).
    • Tổng hợp ASIC trên công nghệ CMOS SOI $180\text{ nm}$: Diện tích cell chỉ $0,8764\text{ mm}^2$, diện tích liên kết $0,0324\text{ mm}^2$, tổng diện tích vi mạch $0,9088\text{ mm}^2$, công suất tiêu thụ động $18,178\text{ mW}$ ở tần số lấy mẫu $2,7\text{ GHz}$.
+-------------------------------------------------------------------------------+
|           BẢNG ĐỐI SÁNH HIỆU NĂNG VỚI CÁC CÔNG TRÌNH QUỐC TẾ TIÊU BIỂU         |
+--------------------------+--------------------+----------------+--------------+
| Thông số kỹ thuật        | Matsuno et al. [73]| Vogel et al.   | Luận án này  |
|                          | (IEEE TCAS-I 2013) | [110, 116]     | (ANC + FFC)  |
+--------------------------+--------------------+----------------+--------------+
| Kiến trúc hiệu chỉnh     | Pseudo-signal PAG  | Filter-bank HPF| All-digital  |
|                          |                    |                | ANC thích nghi|
| Băng tần Nyquist hỗ trợ  | Băng tần cơ sở     | Nyquist 1 & 2  | Toàn bộ (1-4)|
| Cải thiện SFDR           | ~35 dB             | ~40 dB         | +49,29 dB    |
| Giá trị SFDR đạt được    | 75 dBFS            | 82 dBFS        | 91,82 dBFS   |
| Giá trị SNDR đạt được    | 54 dB              | 56 dB          | 60,62 dB     |
| Độ phức tạp phần cứng    | Cao (Mạch gen PAG) | Rất cao (HPF)  | Thấp (7,36%  |
|                          |                    |                | FPGA Kintex7)|
| Thời gian tối ưu FFC     | Không đề cập       | Thủ công       | Tự động hóa  |
|                          |                    |                | (giảm 93,75%)|
+--------------------------+--------------------+----------------+--------------+

Implications đa chiều

  • Về mặt học thuật và lý thuyết: Xác lập mô hình toán học chuẩn mực cho việc phân tích và triệt tiêu can nhiễu đa kênh trong hệ thống lấy mẫu phân tán; cung cấp cơ sở giải tích vững chắc cho bài toán xấp xỉ tối ưu độ dài từ mã trong các hệ thống xử lý số có vòng phản hồi (Feedback DSP Systems).
  • Về mặt phương pháp luận: Khung phương pháp FFC nhóm tín hiệu định hình chuẩn mực mới cho quy trình thiết kế vi mạch chuyên dụng (ASIC/FPGA Design Flow), cho phép các kỹ sư rút ngắn thời gian từ ý tưởng thuật toán đến hiện thực hóa phần cứng từ vài tháng xuống vài ngày.
  • Về mặt ứng dụng thực tiễn: Tạo tiền đề trực tiếp để chế tạo các vi mạch máy thu vô tuyến cấu hình mềm (SDR) băng siêu rộng phục vụ trạm gốc 5G/6G Massive MIMO, hệ thống radar băng rộng và thiết bị đo lường điện tử cao cấp với chi phí sản xuất thấp và mức tiêu thụ năng lượng tối ưu.

Limitations và Future Research

Mặc dù đạt được những kết quả xuất sắc, luận án thẳng thắn chỉ rõ 3 giới hạn khoa học cần tiếp tục hoàn thiện:

  1. Giả định về tính dừng của tín hiệu: Thuật toán ANC hiện tại dựa trên giả thiết tín hiệu đầu vào là quá trình ngẫu nhiên dừng mở rộng (WSS). Đối với các tín hiệu phi dừng mạnh (non-stationary) hoặc xung biến thiên cực nhanh, tốc độ hội tụ của thuật toán LMS có thể bị suy giảm cục bộ.
  2. Sai lệch băng thông chưa được bù đồng thời: Luận án tập trung xử lý triệt để sai lệch gain và timing skew. Sai lệch băng thông ($\Delta b_i$) do hằng số thời gian RC của mạch S&H gây ra ở tần số siêu cao gần tần số cắt ($f_c$) mới chỉ được mô hình hóa lý thuyết chứ chưa tích hợp vào vòng lặp thích nghi ANC phần cứng.
  3. Mức độ tự động hóa FFC: Quy trình FFC đề xuất hoạt động theo cơ chế bán tự động (semi-automated), người thiết kế vẫn cần hỗ trợ phân tích hàm truyền đạt và gán nhãn nhóm khối ban đầu thông qua file cấu hình .mat.

Chương trình nghiên cứu tương lai (Future Research Agenda):

  • Hướng 1: Phát triển thuật toán ANC mở rộng có khả năng hiệu chỉnh đồng thời cả 4 loại sai lệch (Offset, Gain, Timing Skew, và Bandwidth Mismatch) trên cùng một lõi xử lý số.
  • Hướng 2: Nâng cấp bộ công cụ phần mềm FFC thành công cụ EDA hoàn toàn tự động (Fully-automated GUI CAD Tool), tích hợp trí tuệ nhân tạo để tự động nhận dạng cấu trúc đồ thị luồng dữ liệu (Data Flow Graph) và phân nhóm tín hiệu tối ưu.
  • Hướng 3: Tích hợp bộ hiệu chỉnh TI-ADC ANC với bộ xử lý băng tần cơ sở FFT đa phương thức trên một vi mạch nguyên khối (System-on-Chip - SoC) theo tiến trình công nghệ tiên tiến $28\text{ nm} / 7\text{ nm}$ FinFET.

Tác động và ảnh hưởng

Công trình nghiên cứu tạo ra những tác động lan tỏa sâu rộng trên cả 3 phương diện:

  • Tác động học thuật (Academic Impact): Các bài báo khoa học xuất bản từ luận án trên các tạp chí ISI/Scopus uy tín (AEU - International Journal of Electronics and Communications - Elsevier, IEICE Transactions on Fundamentals - Nhật Bản, Hội nghị quốc tế IEEE ICACT, IEEE ICCE) khẳng định vị thế tiên phong của nghiên cứu Việt Nam trong lĩnh vực thiết kế vi mạch xử lý tín hiệu hỗn hợp cao cấp.
  • Chuyển đổi công nghiệp (Industry Transformation): Cung cấp giải pháp kỹ thuật có tính khả thi cao cho các tập đoàn viễn thông và trung tâm R&D bán dẫn (như Viettel High Tech, FPT Semiconductor, VNPT Technology) trong việc làm chủ công nghệ thiết kế lõi IP ADC tốc độ gigahertz và lõi xử lý FFT cho thiết bị mạng không dây thế hệ mới.
  • Hiệu quả kinh tế - xã hội (Societal Benefits): Việc tối ưu hóa diện tích vi mạch ($< 1\text{ mm}^2$) và giảm công suất tiêu thụ ($18,178\text{ mW}$) trực tiếp kéo dài thời lượng pin cho các thiết bị đầu cuối vô tuyến, giảm phát thải nhiệt và hạ giá thành thương phẩm của thiết bị thu phát vô tuyến băng rộng.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và học viên cao học: Tiếp cận phương pháp luận nghiên cứu vi mạch chuẩn mực, mô hình toán học giải tích chuyên sâu về TI-ADC và mã nguồn thuật toán FFC (được cung cấp chi tiết trong phụ lục luận án).
  • Các nhà khoa học và giảng viên chuyên ngành Điện tử - Viễn thông: Khai thác khung lý thuyết ANC mở rộng và giải pháp nhóm tín hiệu để giảng dạy và phát triển các hướng nghiên cứu mới về xử lý tín hiệu số đa tốc độ.
  • Kỹ sư R&D thiết kế phần cứng FPGA/ASIC: Ứng dụng trực tiếp cấu trúc phần cứng của bộ hiệu chỉnh TI-ADC và bộ FFT đa phương thức chuẩn IEEE 802.11ax vào các dự án phát triển sản phẩm thương mại.
  • Các cơ quan quản lý và hoạch định chính sách công nghệ: Có thêm căn cứ khoa học và thực tiễn để đầu tư phát triển ngành công nghiệp bán dẫn và thiết kế vi mạch quốc gia.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và mở rộng lý thuyết nào?

Đóng góp lý thuyết độc đáo nhất là việc mở rộng Lý thuyết lọc thích nghi loại bỏ can nhiễu (Adaptive Noise Canceller - ANC) của Widrow-Hoff sang miền lấy mẫu xen kẽ thời gian đa kênh (Time-Interleaved Multirate Architecture). Luận án chứng minh rằng méo do timing skew $\Delta t_i$ bản chất là một thành phần can nhiễu tỷ lệ thuận với đạo hàm bậc nhất của tín hiệu vào $x'(t)$. Bằng cách tích hợp bộ lọc vi phân thông dải BDF $H_{bd}(e^{j\omega})$ vào nhánh tham chiếu của ANC, hệ thống có thể ước lượng đồng thời và độc lập cả vector sai lệch gain $\mathbf{c}_g$ và timing skew $\mathbf{c}_t$ dưới dạng nghiệm tối ưu bình phương trung bình cực tiểu (LMS) mà không cần bất kỳ tín hiệu phụ trợ nhân tạo nào.

2. Sự đổi mới về phương pháp luận FFC so với các nghiên cứu kinh điển quốc tế?

So với các nghiên cứu kinh điển của Banerjee et al. (2003) và Shi & Brodersen (2004) - vốn tối ưu hóa từng biến tín hiệu riêng lẻ với độ phức tạp tìm kiếm $O(K^N)$ - luận án đề xuất Phương pháp luận nhóm tín hiệu dựa trên cơ sở toán học về hàm truyền đạt $H(z)$ và phân tích công suất kỳ vọng $E{y^2}$. Giải pháp này gộp các khối chức năng tương đồng thành các nhóm tham số chung, giảm số lượng biến cần tối ưu từ hàng trăm xuống còn vài nhóm nhỏ, qua đó rút ngắn thời gian mô phỏng WLO tới $93,75%$ (chỉ mất $6,25%$ thời gian) mà vẫn đảm bảo giữ nguyên độ chính xác lượng tử hóa ($BER \approx 10^{-6}$, $SQNR \ge 65\text{ dB}$).

3. Phát hiện thực nghiệm nào gây bất ngờ nhất và minh chứng số liệu?

Phát hiện bất ngờ nhất là Khả năng duy trì dải động SFDR vượt ngưỡng $90\text{ dBFS}$ ở các vùng Nyquist bậc cao ($k = 3, 4$) sau khi chuyển đổi sang định dạng dấu phẩy tĩnh (Fixed-Point). Thông thường, lỗi lượng tử hóa dấu phẩy tĩnh và hiện tượng gấp phổ ở vùng Nyquist cao sẽ làm thoái hóa mạnh SFDR. Tuy nhiên, kết quả thực nghiệm trên FPGA Kintex-7 cho thấy SFDR đạt $90,82\text{ dBFS}$ (so với $91,82\text{ dBFS}$ ở dấu phẩy động) và $SNDR$ đạt $60,02\text{ dB}$ (so với $60,62\text{ dB}$ ở dấu phẩy động), chứng minh tính bền vững tuyệt đối của cấu trúc phần cứng đề xuất.

4. Luận án có cung cấp đầy đủ quy trình và mã nguồn tái lập thực nghiệm không?

Có. Luận án cung cấp chi tiết toàn bộ cơ sở toán học (Phụ lục A với các công thức khai triển tầng FFT MDC/SDF) và mã nguồn chương trình MATLAB/Simulink (Phụ lục B với hàm thực thi mô phỏng Monte Carlo sim_log và hàm tự động thiết lập hệ thống ghi nhật ký dữ liệu create_log_model). Toàn bộ cấu hình phần cứng trên FPGA Xilinx Kintex-7 và script tổng hợp Cadence Genus trên tiến trình XFab SOI CMOS $180\text{ nm}$ đều được tài liệu hóa rõ ràng, cho phép cộng đồng học thuật tái lập (replicate) hoàn toàn kết quả nghiên cứu.

5. Lộ trình nghiên cứu 10 năm tiếp theo được định hình như thế nào?

Lộ trình nghiên cứu 10 năm tập trung vào 3 giai đoạn chiến lược:

  • Giai đoạn 1 (1-3 năm): Tự động hóa hoàn toàn công cụ EDA FFC, tích hợp thuật toán tối ưu hóa tiến hóa (Evolutionary Optimization) để sinh mã RTL tự động từ mô hình Simulink.
  • Giai đoạn 2 (3-6 năm): Hiện thực hóa vi mạch tích hợp nguyên khối TI-ADC 4 kênh $10\text{ GS/s}$ tích hợp bộ hiệu chỉnh 4 tham số (Offset, Gain, Skew, Bandwidth) trên công nghệ CMOS $28\text{ nm}$.
  • Giai đoạn 3 (6-10 năm): Phát triển hệ thống vô tuyến thông minh hoàn chỉnh tích hợp AI tại biên (Edge AI-driven SDR Transceiver) phục vụ mạng di động 6G terahertz và truyền thông vệ tinh tầm thấp.

Kết luận

Luận án tiến sĩ của tác giả Đinh Thị Kim Phượng là một công trình khoa học xuất sắc, mẫu mực và hoàn chỉnh, giải quyết trọn vẹn hai bài toán cốt lõi trong thiết kế khối thu băng rộng hiện đại. Những đóng góp mang tính dấu ấn của luận án bao gồm:

  1. Đề xuất thành công giải pháp hiệu chỉnh đồng thời sai lệch hệ số khuếch đại và thời gian lấy mẫu của TI-ADC theo nguyên tắc ANC, loại bỏ hoàn toàn nhu cầu về tập bộ lọc thông cao (HPF) hoặc bộ tạo tín hiệu phụ trợ (PAG), mở rộng khả năng hoạt động trên toàn bộ các băng tần Nyquist.
  2. Phát triển lý thuyết và thuật toán chuyển đổi dấu phẩy động sang dấu phẩy tĩnh (FFC) có nhóm tín hiệu, chứng minh chặt chẽ bằng toán học, giúp cắt giảm thời gian tối ưu hóa phần cứng tới hơn $92,6%$ - $93,75%$.
  3. Hiện thực hóa và kiểm chứng toàn diện trên phần cứng FPGA và ASIC, đạt các chỉ số kỹ thuật ấn tượng: $f_s \ge 2,7\text{ GHz}$, $SNDR = 60,62\text{ dB}$, $SFDR = 91,82\text{ dB}$, $ENOB \approx 10\text{ bit}$, diện tích vi mạch chỉ $0,9088\text{ mm}^2$ và công suất tiêu thụ $18,178\text{ mW}$ trên công nghệ CMOS $180\text{ nm}$.
  4. Tối ưu hóa thành công kiến trúc vi mạch FFT 2048 điểm đa phương thức cho thiết bị WLAN chuẩn IEEE 802.11ax, đạt độ trễ kỷ lục $285\text{ xung nhịp}$ với tỉ lệ lỗi bit $BER \approx 10^{-6}$.
  5. Công bố quốc tế ấn tượng với nhiều bài báo trên các tạp chí ISI uy tín (AEU-Elsevier, IEICE) và các kỷ yếu hội nghị IEEE danh giá, khẳng định tính đúng đắn và giá trị khoa học vượt bậc.
  6. Mở ra 3 nhánh nghiên cứu chuyên sâu mới cho ngành công nghệ vi mạch và xử lý tín hiệu số tại Việt Nam, đóng góp thiết thực vào chiến lược tự chủ công nghệ bán dẫn quốc gia trong kỷ nguyên số.