Đồ Án Tốt Nghiệp Công Nghệ Kỹ Thuật Máy Tính: Tích Hợp Kiến Trúc Superscalar Vào CPU RISC-V 32-bit

• Tác giả: Phạm Quang Minh
• Người hướng dẫn: Trương Ngọc Sơn, Assoc.
• Trường học: Ho Chi Minh City University of Technology and Education
• Chuyên ngành: Computer Engineering
• Đề tài: Tích Hợp Kiến Trúc Superscalar Vào CPU RISC-V 32-bit
• Loại tài liệu: graduation project
• Năm xuất bản: 2024
• Địa điểm: Ho Chi Minh City

Mục lục chi tiết

• ACKNOWLEDGEMENTS
• DISCLAIMER
• ABSTRACT
• TABLE OF CONTENTS
• 1. CHAPTER 1: INTRODUCTION
• 1.1. OVERALL
• 1.2. RESEARCH GOAL AND LIMITATIONS
• 1.3. METHODOLOGY
• 1.4. OUTLINE
• 2. CHAPTER 2: THEORETICAL BASIS OF RISC-V MICROPROCESSOR AND SUPERSCALAR MICROARCHITECTURE
• 2.1. RISC-V Instruction Set Architecture
• 2.2. THE COMPONENTS, BLOCKS INSIDE RISC ARCHITECTURE
• 2.3. Registers in the RISC-V CPU
• 2.4. The memory in the RISC-V CPU
• 2.5. The main blocks of RISC-V CPU
• 2.6. RV32I INSTRUCTION SET ARCHITECTURE
• 2.7. Reasons to choose RV32I instruction set
• 2.8. Instruction set inside the RV32I ISA
• 2.9. SUPERSCALAR MICROARCHITECTURE ON RISC-V CPU
• 2.10. Inheritance in Superscalar microarchitecture
• 2.11. The Single Cycle microArchitecture on RISC CPU
• 2.12. The Pipeline microArchitecture on RISC CPU
• 2.13. The Superscalar microArchitecture on RISC CPU
• 3. CHAPTER 3: DESIGN A 32-BIT RISC-V PROCESSOR WITH SUPERSCALAR MICROARCHITECTURE INTEGRATION
• 3.1. EXECUTING PROCESS OF SUPERSCALAR ARCHITECTURE
• 3.2. Instruction execution process of Superscalar microarchitecture
• 3.3. Optimize the instruction execution process
• 3.4. INSTRUCTION FETCH (IF) PHASE
• 3.5. INSTRUCTION DECODE (ID) PHASE
• 3.6. WRITE BACK (WB) PHASE
• 3.7. VERIFY RESULTS USING DATA MEMORY AND REGISTER MEMORY
• 3.8. THE PERFORMANCE COMPARISON
• 3.9. Executing time of Single Cycle microarchitecture on RISC-V CPU
• 3.10. Executing time of Pipeline microarchitecture on RISC-V CPU
• 3.11. Executing time of Superscalar microarchitecture on RISC-V CPU
• 4. CHAPTER 4: RESULTS AND EVALUATION
• 5. CHAPTER 5: CONCLUSION AND FUTURE WORK
• LIST OF FIGURES
• LIST OF TABLES
• LIST OF ABBREVIATIONS

Tóm tắt

I. Giới thiệu

Đồ án tốt nghiệp này tập trung vào việc tích hợp kiến trúc Superscalar vào CPU RISC-V 32-bit. Kiến trúc Superscalar là một phương pháp tối ưu hóa hiệu suất bằng cách cho phép thực thi nhiều lệnh song song trong một chu kỳ xung nhịp. CPU RISC-V là một kiến trúc vi xử lý mã nguồn mở, đơn giản và linh hoạt, phù hợp cho nghiên cứu và phát triển. Mục tiêu chính của đồ án là tích hợp thành công kiến trúc Superscalar vào RISC-V 32-bit và so sánh hiệu suất trước và sau khi tích hợp. Đồ án sử dụng ngôn ngữ Verilog và công cụ ModelSim để thiết kế và mô phỏng.

1.1 Mục tiêu và phạm vi nghiên cứu

Mục tiêu chính của đồ án là tích hợp kiến trúc Superscalar vào CPU RISC-V 32-bit và so sánh hiệu suất thông qua bảng dữ liệu. Phạm vi nghiên cứu giới hạn ở việc sử dụng 10 lệnh trong tập lệnh RV32I để đảm bảo độ phức tạp phù hợp với khả năng của nhóm thực hiện. Các lệnh được chọn bao gồm add, sub, and, or, slt, addi, ori, andi, lw, sw.

1.2 Phương pháp luận

Nhóm thực hiện áp dụng phương pháp phân tích và tổng hợp lý thuyết từ các nguồn khác nhau để thiết kế CPU RISC-V 32-bit với kiến trúc Superscalar. Ngôn ngữ Verilog được sử dụng để thiết kế, và công cụ ModelSim được dùng để mô phỏng và kiểm tra hiệu suất.

II. Cơ sở lý thuyết

Chương này trình bày các kiến thức cơ bản về kiến trúc RISC-V và kiến trúc Superscalar. RISC-V là một kiến trúc vi xử lý mã nguồn mở, đơn giản và linh hoạt, phù hợp cho nghiên cứu và phát triển. Kiến trúc Superscalar là một phương pháp tối ưu hóa hiệu suất bằng cách cho phép thực thi nhiều lệnh song song trong một chu kỳ xung nhịp.

2.1 Kiến trúc RISC V

RISC-V là một kiến trúc vi xử lý mã nguồn mở, đơn giản và linh hoạt. Nó sử dụng tập lệnh RV32I cho các vi xử lý 32-bit. RISC-V có các đặc điểm như tập lệnh nhỏ, độ dài lệnh cố định và kiến trúc load-store, giúp tăng tốc độ thực thi lệnh và cải thiện hiệu suất tổng thể.

2.2 Kiến trúc Superscalar

Kiến trúc Superscalar là một phương pháp tối ưu hóa hiệu suất bằng cách cho phép thực thi nhiều lệnh song song trong một chu kỳ xung nhịp. Nó kế thừa từ các kiến trúc đơn chu kỳ và pipeline, và được phát triển để tăng hiệu suất thông qua việc xử lý song song các lệnh độc lập.

III. Thiết kế CPU RISC V 32 bit với kiến trúc Superscalar

Chương này trình bày quá trình thiết kế CPU RISC-V 32-bit với kiến trúc Superscalar. Các giai đoạn thiết kế bao gồm Instruction Fetch (IF), Instruction Decode (ID), Execute (EX), Memory Access (MEM), và Write Back (WB). Mỗi giai đoạn được thiết kế chi tiết để đảm bảo hiệu suất tối ưu.

3.1 Giai đoạn Instruction Fetch IF

Giai đoạn Instruction Fetch (IF) là bước đầu tiên trong quá trình thực thi lệnh. Nó liên quan đến việc lấy lệnh từ bộ nhớ chỉ dẫn và chuyển đến giai đoạn tiếp theo. Thiết kế này đảm bảo rằng các lệnh được lấy một cách hiệu quả và chính xác.

3.2 Giai đoạn Instruction Decode ID

Giai đoạn Instruction Decode (ID) giải mã lệnh và xác định các tín hiệu điều khiển cần thiết để thực thi lệnh. Thiết kế này đảm bảo rằng các lệnh được giải mã chính xác và các tín hiệu điều khiển được tạo ra một cách hiệu quả.

IV. Kết quả và đánh giá

Chương này trình bày kết quả mô phỏng và so sánh hiệu suất của CPU RISC-V 32-bit với kiến trúc Superscalar. Kết quả cho thấy sự cải thiện đáng kể về hiệu suất so với các kiến trúc đơn chu kỳ và pipeline.

4.1 So sánh hiệu suất

Bảng so sánh hiệu suất cho thấy kiến trúc Superscalar giảm đáng kể thời gian thực thi lệnh so với kiến trúc đơn chu kỳ và pipeline. Điều này chứng tỏ hiệu quả của việc tích hợp kiến trúc Superscalar vào CPU RISC-V 32-bit.

4.2 Đánh giá kết quả

Kết quả mô phỏng cho thấy kiến trúc Superscalar tối ưu hóa hiệu suất thông qua việc xử lý song song các lệnh độc lập. Tuy nhiên, việc thiết kế và triển khai kiến trúc Superscalar đòi hỏi sự phức tạp cao hơn so với các kiến trúc truyền thống.

V. Kết luận và hướng phát triển

Đồ án đã thành công trong việc tích hợp kiến trúc Superscalar vào CPU RISC-V 32-bit và chứng minh hiệu quả thông qua bảng so sánh hiệu suất. Tuy nhiên, đồ án cũng gặp một số hạn chế như độ phức tạp cao trong thiết kế và triển khai. Hướng phát triển trong tương lai bao gồm tối ưu hóa thiết kế và mở rộng phạm vi nghiên cứu.

5.1 Kết luận

Đồ án đã đạt được mục tiêu chính là tích hợp kiến trúc Superscalar vào CPU RISC-V 32-bit và chứng minh hiệu quả thông qua bảng so sánh hiệu suất. Kết quả cho thấy sự cải thiện đáng kể về hiệu suất so với các kiến trúc truyền thống.

5.2 Hướng phát triển

Hướng phát triển trong tương lai bao gồm tối ưu hóa thiết kế kiến trúc Superscalar, mở rộng phạm vi nghiên cứu bằng cách sử dụng toàn bộ tập lệnh RV32I, và tích hợp các công nghệ mới để cải thiện hiệu suất và độ tin cậy của CPU RISC-V 32-bit.