Tổng quan luận án

Công trình nghiên cứu "Tối ưu hóa và đánh giá hiệu năng của tổ chức cache trong hệ thống vi xử lý thế hệ sau" được tác giả Hồ Văn Phi thực hiện tại Trường Đại học Bách khoa Hà Nội vào năm 2014, dưới sự hướng dẫn khoa học của TS. Hồ Khánh Lâm và TS. Nguyễn Viết Nguyên. Luận án thuộc chuyên ngành Kỹ thuật Viễn thông, mã số 62520208.

Sự phát triển của công nghệ bán dẫn dựa trên định luật Moore – với số lượng transistor tích hợp trên mỗi inch vuông tăng gấp đôi sau mỗi 18 tháng – đã thúc đẩy quá trình chuyển dịch kiến trúc từ vi xử lý đơn lõi sang vi xử lý đa lõi và đa xử lý trên một chip (CMP). Sự gia tăng này cho phép nâng cao tần số làm việc từ vài chục MHz lên trên 2 GHz và tích hợp các cấu trúc bộ nhớ cache đa cấp trực tiếp trên chip. Trong công nghiệp, các dòng chip thương mại 2, 4, 6, 8 lõi sử dụng phân cấp 2 cấp cache hoặc 3 cấp cache đã được đưa vào sử dụng rộng rãi, tiêu biểu như UltraSPARC T2/T3 của Sun, Power5/Power6/Power7 của IBM, Opteron của AMD, và Nehalem Core i5/i7 của Intel. Tuy nhiên, khi số lượng lõi xử lý tăng lên, các cấu hình mạng liên kết trên chip (OCIN) truyền thống như Bus chia sẻ, Ring, Crossbar-switched hay 2DMesh bộc lộ hạn chế lớn về độ trễ truyền thông và khả năng mở rộng, gây ra hiện tượng nghẽn nút cổ chai và làm suy giảm hiệu năng toàn hệ thống.

Tại Việt Nam, nghiên cứu và thiết kế vi mạch đã ghi nhận những kết quả bước đầu với việc Trung tâm Nghiên cứu và Đào tạo Thiết kế Vi mạch (ICDREC) thuộc Đại học Quốc gia TP. Hồ Chí Minh công bố chip 8-bit RISC SigmaK3 (năm 2008), chip 32-bit VN1632 trên công nghệ IBM 0,13 µm (năm 2010), cùng thỏa thuận hợp tác chế tạo chip MPW công nghệ 65 nm với Công ty RADRIX (Nhật Bản, năm 2013). Sự phát triển của các công nghệ ASIC, FPGA cùng các ngôn ngữ mô tả phần cứng VHDL và Verilog tạo tiền đề cho việc nghiên cứu kiến trúc bộ xử lý trong nước. Vấn đề cốt lõi đặt ra là việc xác định số lượng lõi tối ưu trên chip, lựa chọn số cấp cache, cấu hình phân bố cache (chia sẻ hay riêng biệt), dung lượng, kích thước dòng cache, và cấu hình mạng liên kết on-chip phù hợp.

Mục tiêu nghiên cứu của luận án được xác định gồm 3 nội dung chính:

  1. Nghiên cứu phân tích ảnh hưởng của tổ chức cache đa cấp và các chính sách thay thế cache đến hiệu năng của chip đa xử lý, đa luồng.
  2. Xây dựng các mô hình kiến trúc chip đa xử lý, đa luồng, đa cấp cache; phân tích và đánh giá hiệu năng của các kiến trúc để lựa chọn tổ chức cache tối ưu nhằm nâng cao hiệu năng hệ thống.
  3. Nghiên cứu ảnh hưởng của các cấu hình mạng liên kết giữa các lõi trên chip đến hiệu năng, từ đó lựa chọn cấu hình mạng liên kết phù hợp với kiến trúc chip đa xử lý, đa luồng.

Đối tượng và phạm vi nghiên cứu:

  • Đối tượng nghiên cứu: Tổ chức bộ nhớ cache đa cấp trong kiến trúc chip đa xử lý, đa luồng (CMP-SMT).
  • Phạm vi nghiên cứu:
    • Khảo sát tổ chức cache 2 cấp (L1 riêng cho mỗi lõi, L2 chia sẻ cho tất cả các lõi) và tổ chức cache 3 cấp (L1, L2 riêng cho mỗi lõi, L3 chia sẻ cho tất cả các lõi) trên các cấu hình kiến trúc 2-lõi, 4-lõi và 8-lõi xử lý, mỗi lõi thực thi 8 luồng đồng thời.
    • Sử dụng mô hình mạng xếp hàng đóng đa lớp có dạng tích các xác suất (MCPFQN) và thuật toán phân tích giá trị trung bình (MVA) để định lượng các chỉ số hiệu năng: thời gian chờ đợi, thời gian đáp ứng, mức độ sử dụng tài nguyên, thông lượng tại từng nút và thông lượng toàn hệ thống.
    • Khảo sát các cấu hình mạng liên kết trên chip gồm Ring, 2DMesh, 2DTorus, 3DMesh và 3DTorus trên các quy mô hệ thống từ 8, 16, 32, 64 đến 128 lõi xử lý.

Tổng quan tài liệu và vị trí của luận án

Luận án đã hệ thống hóa các công trình và kiến trúc vi xử lý tiêu biểu trên thế giới:

  • Các kiến trúc chip 2 cấp cache: UltraSPARC T2 (8 lõi), UltraSPARC T3 (16 lõi), Rock (16 lõi) của Sun Microsystems; AMD Opteron 2 lõi; Intel Core 2 Duo, Core 2 Quad; IBM Power5 (2 lõi); IBM Power6 (2 lõi với L2 riêng); Tilera Tile64 (64 lõi); Intel Tera-Scale (80 lõi).
  • Các kiến trúc chip 3 cấp cache: Intel Xeon Dunnington (6 lõi), Intel Nehalem Core i5 (4 lõi), Intel Core i7 (4 và 6 lõi, Xeon họ 5500); AMD Opteron 4, 6, 8 lõi; IBM Power7 (8 lõi).
  • Cơ sở phân loại kiến trúc song song của Flynn: Đơn dòng lệnh - đơn dòng dữ liệu (SISD), Đa dòng lệnh - đơn dòng dữ liệu (MISD), Đơn dòng lệnh - đa dòng dữ liệu (SIMD), và Đa dòng lệnh - đa dòng dữ liệu (MIMD).
  • Các mô hình phân loại chip đa lõi: Chip đa lõi đối xứng (SMC), chip đa lõi bất đối xứng (AMC), và chip đa lõi linh hoạt (DMC) dựa trên đơn vị tương đương lõi cơ sở (BCE), cùng các biến thể mở rộng của định luật Amdahl cho từng loại kiến trúc.
  • Các công trình về mạng liên kết trên chip (OCIN): Khảo sát các dạng mạng kết nối Crossbar, Ring, Fat tree, Butterfly, Hypercube, 2DMesh, 2DTorus, 3DMesh và 3DTorus.

Khoảng trống nghiên cứu được luận án tập trung giải quyết: Trong khi các nghiên cứu trước đây thường tiếp cận việc đánh giá tổ chức cache hoặc mạng liên kết một cách riêng lẻ hoặc dựa trên các công cụ mô phỏng mức chu kỳ tốn nhiều thời gian, luận án đã thiết lập khung phân tích toán học dựa trên lý thuyết mạng xếp hàng đóng đa lớp dạng tích các xác suất (MCPFQN) kết hợp thuật toán MVA. Phương pháp này cho phép đánh giá định lượng, có hệ thống sự tương tác giữa số lượng lõi, số cấp cache, dung lượng cache, và cấu hình mạng liên kết trên chip ở các quy mô xử lý khác nhau.

Cơ sở lý thuyết và phương pháp nghiên cứu

Cơ sở lý thuyết và khung phân tích

Luận án vận dụng các lý thuyết và mô hình toán học:

  1. Lý thuyết phân cấp hệ thống nhớ: Phân chia không gian nhớ từ cấp thấp đến cấp cao dựa trên tốc độ truy nhập, dung lượng và chi phí:
Cấp bộ nhớ Tên gọi và công nghệ Dung lượng điển hình Thời gian truy nhập
L0 Tệp thanh ghi CPU (Registers) Vài chục đến vài trăm từ 0,3 – 0,5 ns
L1 Cache sơ cấp (SRAM), chia L1I và L1D 8 – 128 KB 1 – 3 ns
L2 Cache thứ cấp (SRAM), thống nhất 256 KB – 3 MB 3 – 10 ns
L3 Cache cấp ba (SRAM), chia sẻ 2 – 12 MB 10 – 20 ns
L4 Bộ nhớ chính (DRAM) 4 – 16 GB 50 – 100 ns
L5 Thiết bị nhớ đĩa cứng (Vùng nhớ ảo) 1 – 16 TB 5 – 10 ms
L6 Thiết bị nhớ mạng (Hệ thống RAID LAN) Không giới hạn Phụ thuộc mạng truyền dẫn

  1. Lý thuyết mạng xếp hàng đóng đa lớp có dạng tích các xác suất (MCPFQN): Hệ thống CMP-SMT được mô hình hóa thành một mạng các nút phục vụ (các lõi xử lý, các bộ điều khiển cache L1, L2, L3, và bộ điều khiển bộ nhớ chính) với các yêu cầu truy nhập bộ nhớ thuộc các lớp khách hàng khác nhau. Mạng thỏa mãn điều kiện cân bằng cục bộ và có phân bố xác suất trạng thái dừng dưới dạng tích (Product-Form).

  2. Thuật toán Phân tích giá trị trung bình (MVA): Sử dụng giải thuật MVA cho mạng xếp hàng đóng đa lớp để tính toán đệ quy các giá trị kỳ vọng của thời gian chờ đợi tại các hàng đợi ($W$), thời gian đáp ứng ($R$), mức độ sử dụng tài nguyên ($U$), và thông lượng xử lý ($X$) mà không cần tính toán hằng số chuẩn hóa của không gian trạng thái.

  3. Định luật Amdahl cho các kiến trúc đa lõi:

  • Mức tăng tốc của chip đối xứng (SMC): $$SP_{SMC}(f, n, r) = \frac{1}{\frac{1-f}{perf(r)} + \frac{f \cdot r}{perf(r) \cdot n}}$$
  • Mức tăng tốc của chip bất đối xứng (AMC): $$SP_{AMC}(f, n, r) = \frac{1}{\frac{1-f}{perf(r)} + \frac{f}{perf(r) + n - r}}$$
  • Mức tăng tốc của chip linh hoạt (DMC): $$SP_{DMC}(f, n, r) = \frac{1}{\frac{1-f}{perf(r)} + \frac{f}{n}}$$
  1. Công thức tính thời gian trung bình truy nhập bộ nhớ (AMAT) và mức tăng tốc ($SP$):
  • Hệ thống 1 cấp cache: $$AMAT_{L1} = \text{L1 hit time} + (\text{L1 miss rate}) \times MAT$$
  • Hệ thống 2 cấp cache: $$AMAT_{L1L2} = \text{L1 hit time} + (\text{L1 miss rate}) \times [\text{L2 hit time} + (\text{L2 miss rate}) \times MAT]$$
  • Hệ thống 3 cấp cache: $$AMAT_{L1L2L3} = \text{L1 hit time} + (\text{L1 miss rate}) \times {\text{L2 hit time} + (\text{L2 miss rate}) \times [\text{L3 hit time} + (\text{L3 miss rate}) \times MAT]}$$
  • Mức tăng tốc: $SP = \frac{MAT}{AMAT}$.

Phương pháp nghiên cứu và công cụ thực hiện

  • Phương pháp phân tích mô hình hóa toán học: Thiết lập sơ đồ hàng đợi MCPFQN tổng quát và sơ đồ rút gọn cho các kiến trúc CMP-SMT đa cấp cache và kiến trúc cụm lõi.
  • Phương pháp mô phỏng số: Sử dụng bộ công cụ mô phỏng chuyên dụng Java Modelling Tools (JMT v.0) để cài đặt các tham số hệ thống, chạy kịch bản mô phỏng và thu thập các chỉ số hiệu năng trung bình.
  • Phương pháp phân tích giải tích mạng liên kết: Thiết lập công thức giải tích tính toán độ trễ truyền thông trung bình cho các dạng hình học mạng on-chip (Ring, Mesh, Torus) và mô hình hóa mức tăng tốc xử lý tương ứng theo số lượng nút.

Nội dung chính theo từng chương

Chương 1: Tổng quan về kiến trúc chip đa xử lý, đa luồng

Chương 1 trình bày tổng quan cấu trúc phần cứng của các chip đa xử lý (CMP) và kỹ thuật đa luồng đồng thời (SMT). Tác giả phân tích lợi thế của việc tích hợp nhiều lõi trên một vi mạch vật lý nhằm giảm không gian bo mạch, rút ngắn trễ truyền tín hiệu, giảm công suất tiêu thụ và nâng cao khả năng xử lý song song mức luồng (TLP).

Nội dung chương phân loại chi tiết ba mô hình CMP dựa trên đơn vị tương đương lõi cơ sở (BCE): SMC (các lõi giống hệt nhau), AMC (kết hợp giữa một hoặc vài lõi kích thước lớn $r$-BCE với nhiều lõi nhỏ 1-BCE) và DMC (kết hợp động các tài nguyên lõi để tối ưu hóa việc thực thi phần mã lệnh tuần tự và song song). Dựa trên phân loại của Flynn, các hệ thống CMP được khảo sát theo các kiến trúc SISD, SIMD và MIMD. Về mạng liên kết trên chip (OCIN), chương phân tích các thông số cơ bản gồm: số liên kết ($L$), cấp độ nút ($d, d_{\max}$), đường kính mạng ($D$), khoảng cách trung bình ($H$), độ rộng chia đôi ($B$), băng thông chia đôi và trễ truyền thông cho các dạng topo mạng $n\text{DMesh}$ và $n\text{DTorus}$. Chương cũng mô tả chi tiết sự phân lớp của hệ thống bộ nhớ từ thanh ghi CPU ($L0$), qua các cấp cache SRAM ($L1, L2, L3$) đến bộ nhớ chính DRAM ($L4$) và bộ nhớ ngoài ($L5, L6$).

Chương 2: Nghiên cứu tổ chức cache, chính sách thay thế cache trong kiến trúc chip đa xử lý, đa luồng

Chương 2 đi sâu vào các nguyên lý hoạt động và tổ chức vật lý của bộ nhớ cache trong CMP-SMT. Các nguyên tắc tham chiếu bộ nhớ được phân tích gồm: vị trí tạm thời (temporal locality), vị trí không gian (spatial locality) và vị trí tuần tự (sequential locality). Cấu trúc phần cứng của cache bao gồm ba khối chức năng: bộ nhớ dữ liệu SRAM, thẻ nhớ Tag RAM (TRAM) và bộ điều khiển cache (thực thi snoop, snarf, cập nhật trạng thái và xác định trúng/trượt cache).

Chương so sánh ba phương pháp tổ chức ánh xạ cache:

  1. Cache liên kết đầy đủ (Fully Associative Cache): Cho phép một khối nhớ nạp vào bất kỳ dòng nào; địa chỉ gồm trường Thẻ ($S$ bit) và trường Từ ($W$ bit). Sơ đồ này cho tỷ số trúng cao nhưng mạch so sánh phức tạp, chỉ phù hợp dung lượng nhỏ (< 4 KB).
  2. Cache sắp xếp trực tiếp (Direct Mapped Cache): Khối nhớ được gán cố định vào dòng $i = j \pmod C$; địa chỉ gồm trường Thẻ ($S-R$ bit), trường Dòng ($R$ bit) và trường Từ ($W$ bit). Tốc độ tìm kiếm nhanh, chi phí thấp nhưng dễ xung đột dòng khi chạy đa nhiệm.
  3. Cache liên kết tập hợp (Set Associative Cache): Phổ biến trong thực tế; cache chia thành $S$ tập hợp, mỗi tập có $K$ dòng; khối nạp vào tập $s = b \pmod S$. Địa chỉ gồm trường Thẻ ($S-D$ bit), trường Tập hợp ($D$ bit) và trường Từ ($W$ bit).

Chương 2 cũng khảo sát các đặc tính hiệu năng (Hit rate, Miss rate, Miss penalty, AMAT, Speed Up), phân loại trượt cache, các cơ chế ghi/đọc (Ghi thông qua - Write-through, Ghi trở lại - Write-back, Đọc bên cạnh - Look-aside, Đọc thông suốt - Look-through), các chính sách thay thế dòng cache (LRU, LFU, FIFO, Random, NRU, SRRIP, DRRIP, BIP, BRRIP) và các giao thức đảm bảo tính nhất quán cache (MESI, MESIF).

Chương 3: Phân tích đánh giá hiệu năng của tổ chức cache trong kiến trúc chip đa xử lý, đa luồng

Chương 3 trình bày việc xây dựng mô hình lý thuyết mạng xếp hàng đóng đa lớp dạng tích các xác suất (MCPFQN) và ứng dụng thuật toán MVA để phân tích định lượng hiệu năng của tổ chức cache trên các kiến trúc CMP đa luồng. Tác giả thiết lập mô hình tổng quát và mô hình rút gọn cho hai cấu trúc phân cấp:

  • Hệ thống 2 cấp cache: L1 cache riêng cho mỗi lõi, L2 cache chia sẻ chung cho tất cả các lõi.
  • Hệ thống 3 cấp cache: L1 và L2 cache riêng cho mỗi lõi, L3 cache chia sẻ chung cho tất cả các lõi.

Các kịch bản mô phỏng được thực hiện trên phần mềm JMT v.0 cho các kiến trúc 2-lõi, 4-lõi và 8-lõi (mỗi lõi xử lý 8 luồng đồng thời). Các thông số hiệu năng thu được bao gồm:

Kiến trúc hệ thống Cấu hình phân cấp cache Thời gian chờ đợi ($W$) Thời gian đáp ứng ($R$) Mức độ sử dụng ($U$) Thông lượng nút ($X$)
Chip 2-lõi (8 luồng/lõi) 2 cấp (L2 chia sẻ) Cao hơn tại L2 Cao hơn tại L2 Cao tại L2 Thấp hơn
3 cấp (L3 chia sẻ) Giảm tại L2 riêng Giảm tổng thể Cân bằng giữa các cấp Tăng tại các lõi
Chip 4-lõi (8 luồng/lõi) 2 cấp (L2 chia sẻ) Tăng do tranh chấp Tăng đáng kể Nút L2 tiệm cận bão hòa Bị nghẽn tại L2
3 cấp (L3 chia sẻ) Phân tải qua L2 riêng Giảm rõ rệt Phân bố đều Cải thiện rõ rệt
Chip 8-lõi (8 luồng/lõi) 2 cấp (L2 chia sẻ) Rất cao tại bộ điều khiển L2 Trễ truy nhập tăng vọt L2 thành nút cổ chai Suy giảm hiệu năng
3 cấp (L3 chia sẻ) Giảm mạnh tại L1/L2 Duy trì ở mức thấp Tối ưu hóa tại L3 Thông lượng hệ thống cao

Kết quả phân tích định lượng chỉ ra rằng khi số lõi và số luồng tăng lên, kiến trúc 3 cấp cache với L2 riêng và L3 chia sẻ giúp giải tỏa áp lực truy nhập tại các bộ điều khiển cache, giảm thời gian đáp ứng trung bình và nâng cao thông lượng tổng thể của CMP-SMT so với kiến trúc 2 cấp cache.

Chương 4: Giải pháp tối ưu hóa hiệu năng của tổ chức cache trong kiến trúc chip đa xử lý, đa luồng

Chương 4 đề xuất hai nhóm giải pháp kỹ thuật nhằm tối ưu hóa hiệu năng cho CMP-SMT quy mô lớn:

  1. Đề xuất kiến trúc cụm lõi (Clustered Core Architecture): Thay vì sử dụng một bộ nhớ L3 cache chia sẻ chung duy nhất cho toàn bộ các lõi, hệ thống được chia thành $n$ cụm lõi; mỗi cụm gồm một nhóm lõi và sở hữu một bộ nhớ L3 cache riêng cho cụm. Luận án xây dựng mô hình MCPFQN tổng quát và rút gọn cho cấu trúc cụm lõi. Kết quả mô phỏng trên hệ thống 8 lõi (chia thành 2 cụm, mỗi cụm 4 lõi xử lý 8 luồng) cho thấy cấu hình L3 cache riêng cho từng cụm giúp giảm thời gian chờ đợi và thời gian đáp ứng tại hàng đợi L3, tăng mức độ sử dụng hiệu dụng và tăng thông lượng xử lý của hệ thống so với cấu hình L3 cache chia sẻ chung cho cả 8 lõi.

  2. Lựa chọn cấu hình mạng liên kết trên chip (OCIN): Tác giả đề xuất công thức tính trễ truyền thông trung bình cho các mạng liên kết trên chip và tiến hành mô phỏng so sánh các topo mạng Ring, 2DMesh, 2DTorus, 3DMesh và 3DTorus trên các quy mô $n = 8, 16, 32, 64, 128$ lõi:

Cấu hình mạng OCIN Đặc điểm khoảng cách trung bình ($H$) Trễ truyền thông trung bình ($T_d$) Mức tăng tốc xử lý ($SP$) Khả năng mở rộng quy mô lõi ($n$)
Ring $H \approx n/4$ Tăng rất nhanh theo số nút Giảm mạnh khi $n \ge 16$ Kém, chỉ phù hợp $n \le 8$
2DMesh $H \approx \frac{2}{3}\sqrt{n}$ Trung bình, phụ thuộc biên Tương đối tốt ở $n \le 32$ Trung bình
2DTorus $H \approx \frac{1}{2}\sqrt{n}$ Thấp hơn 2DMesh (có đường vòng) Cao hơn 2DMesh Tốt ở $n \le 64$
3DMesh $H \approx n^{1/3}$ Thấp do tăng chiều liên kết Rất cao khi $n \ge 32$ Rất tốt khi $n \ge 64$
3DTorus $H \approx \frac{3}{4}n^{1/3}$ Thấp nhất trong các cấu hình Đạt mức tăng tốc tối ưu Tối ưu cho hệ thống lớn ($n = 64, 128$)

Kết quả đánh giá khẳng định mạng Ring chỉ thích hợp cho các chip quy mô nhỏ ($n \le 8$). Đối với chip có từ 16 đến 32 lõi, cấu hình 2DMesh hoặc 2DTorus là giải pháp cân bằng. Khi số lõi tăng lên 64 hoặc 128 lõi, cấu hình 3DMesh và 3DTorus đem lại trễ truyền thông trung bình nhỏ nhất và mức tăng tốc hệ thống cao nhất.

Kết quả và những đóng góp mới

Đóng góp về mặt lý luận

  1. Ứng dụng lý thuyết mạng xếp hàng đóng đa lớp có dạng tích các xác suất (MCPFQN) và giải thuật Phân tích giá trị trung bình (MVA) vào việc mô hình hóa toán học có hệ thống cho các kiến trúc vi xử lý đa lõi, đa luồng với các tổ chức phân cấp cache 2 cấp và 3 cấp.
  2. Thiết lập các mô hình hàng đợi MCPFQN tổng quát và rút gọn cho kiến trúc cụm lõi với bộ nhớ cache L3 phân cụm.
  3. Đề xuất công thức giải tích tính toán trễ truyền thông trung bình của các cấu hình mạng liên kết trên chip (OCIN) đa chiều phục vụ bài toán đánh giá hiệu năng kiến trúc đa lõi.

Đóng góp về mặt thực tiễn

  1. Cung cấp dữ liệu định lượng về các thông số hiệu năng (thời gian chờ, thời gian đáp ứng, độ sử dụng, thông lượng) làm căn cứ lựa chọn tổ chức phân cấp cache cho các dòng vi xử lý 2-lõi, 4-lõi và 8-lõi (mỗi lõi 8 luồng).
  2. Đề xuất giải pháp kiến trúc cụm lõi có L3 cache riêng cho từng cụm, giải quyết vấn đề nghẽn cổ chai truy nhập bộ nhớ khi số lượng lõi và luồng tăng cao.
  3. Xác định quy tắc lựa chọn cấu hình mạng liên kết trên chip theo quy mô số lõi: mạng Ring cho hệ thống nhỏ ($n \le 8$), mạng 2D (Mesh/Torus) cho hệ thống trung bình ($n = 16 - 32$) và mạng 3D (3DMesh/3DTorus) cho các hệ thống có số lõi lớn ($n = 64 - 128$).

Hạn chế và hướng nghiên cứu tiếp

  • Hạn chế: Các kết quả đánh giá hiệu năng trong luận án được xây dựng dựa trên mô hình hóa toán học hàng đợi MCPFQN và mô phỏng số thông qua phần mềm JMT v.0, chưa tiến hành chế tạo vật lý trên chip silicon thực tế hoặc kiểm chứng trên các bộ vi xử lý mẫu công nghệ 65 nm trở xuống do điều kiện hạ tầng kỹ thuật tại thời điểm nghiên cứu.
  • Hướng nghiên cứu tiếp:
    • Mở rộng mô hình MCPFQN để khảo sát chi tiết hơn các chính sách thay thế cache mới (như DRRIP, BRRIP) và các giao thức nhất quán cache phức tạp (MESIF, MOESI).
    • Triển khai hiện thực hóa các khối điều khiển cache và bộ định tuyến mạng liên kết 3D trên công nghệ phần cứng FPGA hoặc ASIC sử dụng ngôn ngữ VHDL/Verilog.

Giá trị tham khảo

Luận án là tài liệu tham khảo cho:

  • Nghiên cứu sinh, học viên cao học và giảng viên chuyên ngành Kỹ thuật Viễn thông, Kỹ thuật Máy tính và Điện tử - Vi mạch trong việc giảng dạy, nghiên cứu mô hình hóa hiệu năng hệ thống máy tính.
  • Các kỹ sư thiết kế phần cứng, các đơn vị nghiên cứu thiết kế vi mạch (như ICDREC hoặc các trung tâm R&D) trong việc lựa chọn cấu hình phân cấp cache, dung lượng bộ nhớ đệm và cấu trúc mạng liên kết on-chip (NoC) khi thiết kế các dòng vi xử lý đa lõi chuyên dụng hoặc chip SoC hiệu năng cao.
  • Phần đáng tham khảo nhất là Chương 3 và Chương 4 với phương pháp ánh xạ kiến trúc phần cứng sang mô hình hàng đợi MCPFQN và bộ kịch bản mô phỏng hiệu năng trên phần mềm JMT.

Câu hỏi thường gặp

  1. Luận án sử dụng mô hình toán học và công cụ nào để đánh giá hiệu năng của tổ chức cache? Luận án sử dụng lý thuyết mạng xếp hàng đóng đa lớp có dạng tích các xác suất (MCPFQN) kết hợp thuật toán Phân tích giá trị trung bình (MVA), và thực hiện mô phỏng số trên máy tính bằng công cụ Java Modelling Tools (JMT v.0).

  2. Khi số lượng lõi tăng từ 2 lên 8 lõi (mỗi lõi 8 luồng), tổ chức cache 3 cấp thể hiện ưu điểm gì so với 2 cấp cache? Trong kiến trúc 2 cấp cache với L2 chia sẻ chung, việc tăng số lõi và số luồng dẫn đến tranh chấp gay gắt tại bộ điều khiển L2, khiến thời gian chờ đợi và thời gian đáp ứng tăng vọt, biến L2 thành nút cổ chai. Kiến trúc 3 cấp cache (với L1, L2 riêng cho từng lõi và L3 chia sẻ) giúp phân tải truy nhập về các bộ đệm L2 cục bộ, giảm thời gian đáp ứng trung bình và nâng cao thông lượng tổng thể của toàn hệ thống.

  3. Giải pháp kiến trúc cụm lõi đề xuất trong Chương 4 được tổ chức như thế nào? Kiến trúc cụm lõi phân chia $n$ lõi trên chip thành các cụm riêng biệt (ví dụ hệ thống 8 lõi chia thành 2 cụm, mỗi cụm 4 lõi). Thay vì toàn bộ 8 lõi cùng truy nhập vào một L3 cache chia sẻ duy nhất, mỗi cụm lõi được trang bị một bộ nhớ L3 cache riêng, giúp giảm xung đột hàng đợi và tăng tốc độ đáp ứng truy nhập dữ liệu của các luồng trong cùng cụm.

  4. Theo kết quả nghiên cứu của luận án, cấu hình mạng liên kết trên chip (OCIN) nào là tối ưu cho chip có 64 và 128 lõi? Đối với chip đa xử lý có quy mô lớn gồm 64 và 128 lõi, cấu hình mạng lưới vòng ba chiều (3DTorus) và mạng lưới ba chiều (3DMesh) là tối ưu do có khoảng cách định tuyến trung bình ($H$) nhỏ nhất, trễ truyền thông trung bình thấp nhất và mang lại mức tăng tốc xử lý ($SP$) cao nhất so với các mạng Ring, 2DMesh và 2DTorus.

Kết luận

Luận án "Tối ưu hóa và đánh giá hiệu năng của tổ chức cache trong hệ thống vi xử lý thế hệ sau" của tác giả Hồ Văn Phi đã giải quyết bài toán phân tích và tối ưu hóa hiệu năng bộ nhớ cache trên chip đa xử lý, đa luồng bằng phương pháp mô hình hóa mạng xếp hàng đóng đa lớp MCPFQN và giải thuật MVA. Công trình đã chứng minh tính hiệu quả của kiến trúc 3 cấp cache phân cụm kết hợp với các cấu hình mạng liên kết đa chiều (3DMesh, 3DTorus) khi mở rộng quy mô số lõi xử lý. Các kết quả mô phỏng trên phần mềm JMT cung cấp cơ sở khoa học và dữ liệu định lượng phục vụ công tác nghiên cứu, thiết kế và phát triển các hệ thống vi xử lý đa lõi thế hệ mới.