chương 1. NGHIÊN CỨU TỔ CHỨC CACHE, CHÍNH SÁCH THAY THẾ CACHE TRONG KIẾN TRÚC CHIP ĐA XỬ LÝ, ĐA LUỒNG. Tổ chức cache trong kiến trúc chip đa xử lý, đa luồng. Cache và các nguyên tắc làm việc của cache.
Vị trí tạm thời. Vị trí không gian. Vị trí tuần tự. Các thành phần của cache.
Các tổ chức cache. Cache liên kết đầy đủ. Cache sắp xếp trực tiếp. Cache liên kết tập hợp.
Các đặc tính hiệu năng của cache. Các tỷ số trúng cache và trượt cache. Trúng cache. Trượt cache.
Tỷ số trúng cache, trượt cache và trượt penalty. Bus bộ nhớ, kích thước từ nhớ, kích thước khối và trượt penalty. Trượt cache cục bộ và toàn cục. Ảnh hưởng của tổ chức cache đến trượt penalty.
Kích thước khối cache và tỷ số trượt. Các loại trượt cache. Tổ chức cache ảnh hưởng đến tốc độ của CPU. Các giải pháp tăng hiệu năng của cache.
Các chính sách thay thế dòng cache. Chính sách thay thế cache LRU. Chính sách thay thế cache LFU. Chính sách thay thế cache FIFO.
Chính sách thay thế cache Random. Chính sách thay thế cache NRU. Chính sách thay thế cache SRRIP. Chính sách thay thế cache DRRIP.
Ghi và đọc cache. Ghi thông qua. Ghi trở lại. Đọc bên cạnh.
Đọc thông suốt. Cache chia sẻ thông minh. Tổ chức phân cấp cache trong các chip đa xử lý. Cache chia sẻ thông minh.
Tính nhất quán cache trong các chip đa xử lý, đa luồng. Thế nào là nhất quán cache. Các giao thức nhất quán cache. Kết luận chương 2.
PHÂN TÍCH ĐÁNH GIÁ HIỆU NĂNG CỦA TỔ CHỨC CACHE TRONG KIẾN TRÚC CHIP ĐA XỬ LÝ, ĐA LUỒNG. Cơ sở lý thuyết để phân tích đánh giá hiệu năng của tổ chức cache. Kiến trúc chip đa xử lý, đa luồng là mạng xếp hàng đóng đa lớp có dạng tích các xác suất (MCPFQN). Khái quát mạng xếp hàng đóng.
Khái quát mạng xếp hàng đóng có dạng tích các xác suất. Kiến trúc chip đa xử lý, đa luồng là mạng xếp hàng đóng đa lớp có dạng tích các xác suất (MCPFQN). Thuật toán phân tích giá trị trung bình (MVA) đánh giá hiệu năng cho các mạng xếp hàng đóng có dạng tích các xác suất. Mạng xếp hàng đóng đơn lớp có dạng tích các xác suất.
Mạng xếp hàng đóng đa lớp có dạng tích các xác suất. Mô hình tổ chức cache trong kiến trúc chip đa xử lý, đa luồng. Mô hình tổ chức cache trong kiến trúc chip đa xử lý, đa luồng. Phân tích đánh giá hiệu năng của tổ chức cache trong kiến trúc chip đa xử lý, đa luồng.
Mô hình thực hiện phân tích hiệu năng của kiến trúc chip đa xử lý, đa luồng. Mô hình tổng quát. Mô hình rút gọn. Kết quả mô phỏng và đánh giá hiệu năng cho kiến trúc CMP đa luồng.
Kết quả mô phỏng cho các kiến trúc CMP đa luồng. Đánh giá hiệu năng các chip đa xử lý, đa luồng. Kết luận chương 3. GIẢI PHÁP TỐI ƯU HÓA HIỆU NĂNG CỦA TỔ CHỨC CACHE TRONG KIẾN TRÚC CHIP ĐA XỬ LÝ, ĐA LUỒNG.
Kiến trúc cụm lõi cho chip đa xử lý, đa luồng. Mô hình MCPFQN cho kiến trúc cụm lõi. Mô hình MCPFQN tổng quát của kiến trúc cụm lõi. Mô hình MCPFQN rút gọn của kiến trúc cụm lõi.
Kết quả mô phỏng và đánh giá hiệu năng cho kiến trúc cụm lõi. Kết quả mô phỏng cho kiến trúc cụm lõi. Đánh giá hiệu năng cho kiến trúc cụm lõi. Lựa chọn cấu hình mạng liên kết trên chip.
Đề xuất công thức tính trễ truyền thông trung bình cho mạng liên kết trên chip. Lựa chọn cấu hình mạng liên kết trên chip. Kết quả mô phỏng. Đánh giá kết quả.
Kết luận chương 4. 106 TÀI LIỆU THAM KHẢO. 107 DANH MỤC CÁC CÔNG TRÌNH ĐÃ CÔNG BỐ CỦA LUẬN ÁN. Kịch bản mô phỏng đánh giá hiệu năng của tổ chức cache trong kiến trúc CMP đa luồng có 2 cấp cache và 3 cấp cache.
Kịch bản mô phỏng đánh giá hiệu năng của tổ chức cache trong kiến trúc cụm lõi 3 cấp cache. 130 DANH MỤC CÁC KÝ HIỆU VÀ CHỮ VIẾT TẮT Ký hiệu Tên tiếng Anh Tên tiếng Việt A ACM Association for Computing Hiệp hội kỹ thuật tính toán Hoa Machinery Kỳ ALU Arithmetic Logic Unit Đơn vị số học và logic AMAT Average Memory Access Time Thời gian trung bình truy nhập bộ nhớ AMC Asymmetric Multi-core Chip Chip đa lõi bất đối xứng ANSI American National Standards Viện tiêu chuẩn quốc gia Hoa Institute Kỳ ASCII American Standards Code for Chuẩn mã trao đổi thông tin Information Interchange Hoa Kỳ ASIC Application-Specific Integrate Mạch tích hợp ứng dụng Circuit chuyên biệt B BCE Base Core Equivalents Tương đương lõi cơ sở BIP Bimodal Insertion Policy Chính sách chèn hai phương thức BRRIP Bimodal Re-Reference Interval Hai phương thức dự báo Prediction (Bimodal RRIP) khoảng tham chiếu lại C CAD Computer Aided Design Thiết kế bằng máy tính ccNUMA cache-coherent Non-Uniform Truy cập bộ nhớ không đồng Memory Access nhất tương quan cache CD Compact Disk Đĩa compact CISC Complex Instruction Set Computer Máy tính có tập lệnh phức CMP Chip Multi-Processors Chip đa xử lý CPI Cycles per Instruction Chu kỳ cho một lệnh CPU Central Processing Unit Đơn vị xử lý trung tâm CSM Centralised Shared Memory Bộ nhớ chia sẻ tập trung CTMC Continuous-Time Markov Chain Chuỗi Markov có thời gian liên tục D DIMM Dual In-line Memory Modules Module bộ nhớ hai hàng chân DMA Direct Memory Access Truy cập bộ nhớ trực tiếp DMC Dynamic Multi-core Chip Chip đa lõi linh hoạt DRAM Dynamic Random-Access Memory RAM động DRRIP Dynamic Re-Reference Interval Dự đoán khoảng tham chiếu lại Prediction (Dynamic RRIP) động DSM Distributed Shared Memory Bộ nhớ chia sẻ phân tán DSR Dynamic Spill Receive Nhận dữ liệu tràn tự động DTMC Discrete-Time Markov Chain Chuỗi Markov có thời gian rời rạc DVD Digital Versatile Disk Đĩa kỹ thuật số đa năng F FCFS First Come, First Served Đến trước được phục vụ trước FIFO First In First Out Vào trước ra trước FPGA Field Programmable Gate Array Mảng cổng lập trình được dạng trường G GALS Globally Asynchronous, Locally Dị bộ toàn cục, đồng bộ cục bộ Synchronous H HLL High-Level Language Ngôn ngữ cấp cao HPC High Performance Computing Tính toán hiệu năng cao I IAR Instruction Address Register Thanh ghi địa chỉ lệnh IC Integrated Circuit Mạch tích hợp IEEE Institute of Electrical and Electronics Viện kỹ sư điện và điện tử Engineers ILP Instruction Level Parallelism Song song mức lệnh IMC Integrated Memory Controller Bộ điều khiển bộ nhớ tích hợp I/O Input/Output Vào/ra IP Internet Protocol Giao thức Internet IR Instruction Register Thanh ghi lệnh J JMT Java Modelling Tools Công cụ mô phỏng Java L LAN Local Area Network Mạng cục bộ LFU Least Frequently Used Tần suất sử dụng ít nhất LLC Last Level Cache Cache cấp cuối LRU Least Recently Used Sử dụng gần đây ít nhất LSI Large-Scale Integration Tích hợp cỡ lớn M MAPI Memory Accesses clock cycles Per Số chu kỳ đồng hồ truy cập bộ Instruction nhớ/lệnh MAR Memory Address Register Thanh ghi địa chỉ bộ nhớ MAT Memory Access Time Thời gian truy nhập bộ nhớ MCPFQN Multiclass Closed Product-Form Mạng xếp hàng đóng đa lớp có Queuing Network dạng tích các xác suất MESI Modified, Exclusive, Shared or Sửa đổi, loại trừ, chia sẻ hoặc Invalid (Cache-Protocol) vô hiệu (giao thức cache) MESIF Modified, Exclusive, Shared, Sửa đổi, loại trừ, chia sẻ hoặc Invalid, Forward vô hiệu; chuyển tiếp MIMD Multiple Instruction Multiple Data Nhiều lệnh nhiều dữ liệu MISD Multiple Instruction Single Data Nhiều lệnh một dữ liệu MMU Memory Management Unit Đơn vị quản lý bộ nhớ MRU Most Recently Used Sử dụng gần đây nhiều nhất MSI Medium-Scale Integration Tích hợp cỡ trung bình MSPI Memory Stalls clock cycles Per Số chu kỳ đồng hồ trì hoãn bộ Instruction nhớ/lệnh MSPMA Memory Stalls clock cycles Per Số chu kỳ đồng hồ trì hoãn bộ Memory Access nhớ/truy cập bộ nhớ MVA Mean Value Analysis Phân tích giá trị trung bình N NoC Network on Chip Mạng trên chip NRU Not Recently Used Không sử dụng gần đây NUCA Non-Uniform Cache Architecture Kiến trúc cache không đồng nhất NUMA Non-Uniform Memory Access Truy nhập bộ nhớ không đều O OCIN On-Chip Interconnection Network Mạng liên kết trên chip OS Operating System Hệ điều hành P PC Program Counter Bộ đếm chương trình PCB Process Control Block Khối điều khiển quá trình PLD Programmable Logic Device Thiết bị logic lập trình được PMF Probability mass function Hàm khối lượng xác suất PS Processor Sharing Chia sẻ xử lý PSELC Policy Selection Counter Bộ đếm lựa chọn chính sách PSW Processor Status Word Từ trạng thái của bộ xử lý Q QPI Quick Path Interconnect Liên kết đường dẫn nhanh R RAID Redundant Array of Independent Hệ thống đĩa dự phòng Disks RAM Random Access Memory Bộ nhớ truy cập ngẫu nhiên RISC Reduced Instruction Set Computer Máy tính với tập lệnh đơn giản hóa ROM Read-Only Memory Bộ nhớ chỉ đọc RRIP Re-Reference Interval Prediction Dự đoán khoảng tham chiếu lại RRPV Re-reference Prediction Values Giá trị dự đoán tham chiếu lại S SD Set Dueling Tranh chấp tay đôi tập hợp SDM Set Dueling Monitor Bộ giám sát tranh chấp tay đôi tập hợp SDRAM Synchronous Dynamic RAM DRAM đồng bộ SIMD Single Instruction Multiple Data Một lệnh nhiều dữ liệu SMC Symmetric Multi-core Chip Chip đa lõi đối xứng SMP Symmetric Multiprocessors Đa xử lý đối xứng SMT Simultaneous Multi-Threading Đa luồng đồng thời SoC System on a Chip Hệ thống trên một chip SP Speed Up Mức tăng tốc SRAM Static Random-Access Memory RAM tĩnh SRRIP Static Re-reference Interval Dự đoán khoảng tham chiếu lại Prediction (Static RRIP) tĩnh SRRIP- SRRIP-Frequency Priority SRRIP ưu tiên tần xuất FP SRRIP- SRRIP-Hit Priority SRRIP ưu tiên trúng cache HP SSI Small-Scale Integration Tích hợp cỡ nhỏ T TLB Translation Look-aside Buffer Bộ đệm chuyển đổi TLP Thread Level Parallelism Song song mức luồng TP Thread Processors Luồng xử lý TRAM Tag RAM Thẻ RAM TSC Time Stamp Counter Bộ đếm dấu thời gian U ULSI Ultra Large-Scale Integration Tích hợp cỡ siêu lớn V VHDL Very-High speed integrated circuit Ngôn ngữ mô tả phần cứng hardware Description Language VHSIC VHSIC Very High Speed Integrated Circuit Mạch tích hợp tốc độ rất cao VLIW Very Long Instruction Word Từ lệnh rất dài VLSI Very Large-Scale Integration Tích hợp có quy mô rất lớn DANH MỤC CÁC BẢNG Bảng 2.1: Tần suất thực hiện các loại lệnh và CPI trong chip kiến trúc RISC.1: Giá trị trung bình của các thông số hiệu năng khi chip có 2-lõi với 8- luồng/lõi.2: Giá trị trung bình của các thông số hiệu năng khi chip có 4-lõi với 8- luồng/lõi.3: Giá trị trung bình của các thông số hiệu năng khi chip có 8-lõi với 8- luồng/lõi.
