Tổng quan nghiên cứu

Trong kỷ nguyên phát triển mạnh mẽ của công nghệ vô tuyến và tác chiến điện tử, hệ thống radar mảng quét điện tử chủ động (AESA) đang thay thế toàn diện các hệ thống radar quét cơ học truyền thống. Radar AESA hiện đại đòi hỏi các mô-đun thu phát (T/R module) phải tích hợp khả năng xử lý đa băng tần trên phạm vi siêu rộng từ 6 GHz đến 18 GHz, bao gồm trọn vẹn băng C (4-8 GHz), băng X (8-12 GHz) và băng Ku (12-18 GHz). Khi tín hiệu phản xạ trong môi trường suy giảm theo hàm mũ bậc bốn ($1/r^4$), khối khuếch đại nhiễu thấp (LNA) đóng vai trò quyết định đến độ nhạy máy thu và cự ly phát hiện mục tiêu.

Tuy nhiên, các vi mạch LNA truyền thống sử dụng công nghệ GaAs HEMT có ngưỡng công suất chịu đựng bão hòa thấp (thường dưới 20 dBm), bắt buộc phải tích hợp thêm mạch giới hạn biên độ (Limiter) ở đầu vào. Khối Limiter này gây suy hao chèn từ 0,8 dB đến 1,5 dB, trực tiếp làm suy giảm nghiêm trọng hệ số tạp âm của toàn hệ thống thu.

Đề tài luận văn thạc sĩ chuyên ngành Kỹ thuật Viễn thông tại Trường Đại học Bách Khoa – ĐHQG-HCM, do học viên Nguyễn Nhựt Nam thực hiện dưới sự hướng dẫn khoa học của TS. Huỳnh Phú Minh Cường trong giai đoạn 2023 - 2024, đã giải quyết triệt để thách thức trên. Mục tiêu trọng tâm của nghiên cứu là thiết kế thành công vi mạch tích hợp nguyên khối (MMIC) LNA băng thông siêu rộng 6-18 GHz dựa trên tiến trình bán dẫn 250 nm GaN HEMT với điện áp đánh thủng đạt mức 121 V. Công trình hướng tới các chỉ số kỹ thuật khắt khe: độ lợi công suất trên 25 dB, độ phẳng độ lợi trong khoảng 3 dB, hệ số nhiễu dưới 2,3 dB, công suất nén 1 dB ngõ ra (OP1dB) trên 15 dBm và công suất tiêu thụ dưới 500 mW trên diện tích vi mạch chỉ khoảng 2,49 mm².

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu xây dựng trên nền tảng lý thuyết mạng hai cửa cao tần và lý thuyết nhiễu vi sóng kinh điển. Để tối ưu hóa tạp âm cho cấu trúc khuếch đại đa tầng ghép chuỗi, công thức Friis được ứng dụng nhằm xác định mức đóng góp nhiễu của từng tầng, trong đó hệ số nhiễu toàn mạch phụ thuộc chặt chẽ vào độ lợi khả dụng $G_{A1}$ và hệ số đo lường tạp âm (Noise Measure - hệ số M) của tầng tiền khuếch đại.

Bên cạnh đó, lý thuyết phối hợp đồng thời tạp âm và trở kháng (Simultaneous Noise and Impedance Matching - SNIM) được triển khai thông qua việc kết hợp hồi tiếp nguồn bằng cuộn cảm (Inductive Source Degeneration) và hồi tiếp điện trở - cuộn cảm (Dual Feedback). Cấu trúc này dịch chuyển trở kháng nguồn tối ưu cho tạp âm $Z_{opt}$ tiệm cận với liên hợp phức của trở kháng vào $Z_{in}^*$, loại bỏ sự đánh đổi gay gắt giữa hệ số phản xạ sóng đứng ngõ vào $S_{11}$ và hệ số nhiễu cực tiểu $NF_{min}$.

Tính ổn định của vi mạch trên toàn dải tần số 6-18 GHz được kiểm soát nghiêm ngặt thông qua tiêu chuẩn ổn định Rollet ($K > 1, |\Delta| < 1$), hệ số $\mu$ của Edwards-Sinsky ($\mu > 1$) và phân tích dẫn nạp tín hiệu nhỏ theo định lý Kurokawa để ngăn ngừa hiện tượng tự kích dao động ở chế độ phi tuyến.

Phương pháp nghiên cứu

Nghiên cứu sử dụng quy trình thực nghiệm mô phỏng kết hợp kiểm chứng chế tạo mẫu vi mạch vật lý. Cỡ mẫu khảo sát bao gồm một tập hợp 16 cấu hình phân cực và kích thước transistor GaN HEMT khác nhau, quét chiều rộng cực cổng từ $2 \times 50\ \mu\text{m}$ đến $4 \times 100\ \mu\text{m}$, điện áp cực máng $V_D = 10\text{ V}$ và dòng tĩnh $I_{DQ}$ từ 10 mA đến 45 mA mỗi tầng. Phương pháp chọn mẫu tối ưu dựa trên việc quét đường đẳng mức (contours) của $NF_{min}$, độ lợi có sẵn cực đại (MAG/MSG), $OP1dB$ và $OIP3$ trên phần mềm mô phỏng chuyên dụng Keysight ADS.

Lý do lựa chọn phương pháp phân tích trường điện từ (EM Simulation) đa lớp là nhằm trích xuất chính xác các tham số ký sinh của đường dây vi dải, tụ điện MIM (mật độ $215\text{ pF/mm}^2$), điện trở màng mỏng TFR ($50\ \Omega/\text{sq}$) và lỗ xuyên mạch (Backside Via cao $100\ \mu\text{m}$) trên đế Sapphire/SiC.

Quá trình thực nghiệm đo đạc mẫu chip thực tế được tiến hành tại phòng thí nghiệm RFICS từ tháng 02/2023 đến tháng 12/2023. Quy trình đo tích hợp thiết bị phân tích mạng vector (VNA) đo thông số tán xạ S, nguồn tạo nhiễu chuẩn kết hợp máy phân tích phổ (Spectrum Analyzer) theo phương pháp Y-factor với băng thông phân giải $RBW = 1\text{ MHz}$, cùng phép thử hai tone (Two-tone test) để xác định chính xác điểm chặn bậc ba OIP3.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Vi mạch LNA băng thông rộng 4 tầng sử dụng công nghệ 250 nm GaN sau khi chế tạo đã đạt được các chỉ số kỹ thuật thực nghiệm ấn tượng:

Thứ nhất, về độ lợi công suất tín hiệu nhỏ ($S_{21}$), vi mạch đạt độ khuếch đại xấp xỉ 25 dB trong dải tần từ 6 GHz đến 14 GHz, bám sát hoàn toàn kết quả mô phỏng lý thuyết. Trong dải tần số cao từ 14 GHz đến 18 GHz, độ lợi đo đạc có sự suy giảm khoảng 5 dB, duy trì mức khuếch đại trung bình toàn dải đạt từ 20 dB đến 25 dB với độ rộng băng thông tương đối (FBW) đạt mức 100%.

Thứ hai, hệ số nhiễu thực tế ($NF$) đo được trong dải tần 6-18 GHz dao động quanh ngưỡng 2,5 dB. So với kết quả mô phỏng thiết kế ($NF \approx 2,0\text{ dB}$), hệ số nhiễu chỉ tăng khoảng 0,5 dB (tương đương mức tăng sai số 25%), đáp ứng vượt bậc yêu cầu làm việc của tầng tiền khuếch đại radar.

Thứ ba, các chỉ số phi tuyến và độ tuyến tính ngõ ra thể hiện ưu thế vượt trội của công nghệ GaN. Điểm nén công suất 1 dB ($OP1dB$) đạt giá trị từ 14,0 dBm đến 17,8 dBm trên toàn băng thông. Điểm chặn giao thoa bậc ba ngõ ra ($OIP3$) đạt từ 20,0 dBm đến 22,0 dBm, chứng minh khả năng chịu đựng can nhiễu tín hiệu lớn cực kỳ xuất sắc.

Thứ tư, hệ số phản xạ ngõ vào $S_{11}$ thực tế duy trì ở mức dưới -8 dB trên toàn dải và đạt dưới -10 dB tại phần lớn băng tần khảo sát. Tổng công suất tiêu tán DC của toàn vi mạch được kiểm soát ở mức 480 mW với nguồn cung cấp 10 V và dòng tĩnh 48 mA.

Thảo luận kết quả

Khi biểu diễn các dữ liệu thực nghiệm trên đồ thị tương quan hai chiều giữa tần số và biên độ, đồ thị thông số $S_{21}$ và $NF$ phản ánh sự tương thích cao giữa mô hình mô phỏng trường điện từ EM và chip thực tế ở dải tần 6-14 GHz. Sự suy giảm độ lợi khoảng 5 dB tại dải 14-18 GHz xuất phát từ điện cảm ký sinh của dây hàn nối (bonding wire dài khoảng 0,3-0,5 mm kết nối từ pad chip sang mạch in thử nghiệm PCB Rogers RO4350B) và sự gia tăng tổn hao điện môi ở tần số Ku-band.

Bảng đối sánh hiệu năng cho thấy vi mạch GaN LNA trong luận văn có khả năng chịu công suất ngõ vào vượt mức 38 dBm mà không bị suy hao vĩnh viễn, vượt trội hơn hẳn mức chịu đựng dưới 20 dBm của các chip GaAs thương mại như CMD240 hay HMC460. Việc loại bỏ hoàn toàn khối bảo vệ Limiter giúp hệ thống tiết kiệm được 1,2 dB suy hao chèn, từ đó cải thiện độ nhạy máy thu AESA thêm khoảng 15% đến 20% trong điều kiện thực chiến.

Đề xuất và khuyến nghị

Dựa trên kết quả đo đạc và các bài học kỹ thuật thu được, nghiên cứu đưa ra 4 khuyến nghị then chốt nhằm nâng cao chất lượng thiết kế vi mạch cao tần trong tương lai:

  1. Hiệu chỉnh mô hình đóng gói và dây liên kết: Nhóm thiết kế vi mạch cần thiết lập mô hình đồng mô phỏng 3D EM cho toàn bộ cấu trúc dây hàn nối (Bonding wire) kết hợp tụ bù đầu vào trong vòng 3 đến 6 tháng tới, nhằm triệt tiêu hiện tượng sụt giảm 5 dB độ lợi tại dải tần 14-18 GHz, đưa độ phẳng toàn dải về dưới mức 2 dB.
  2. Nâng cấp mạng phối hợp trở kháng đa tầng: Kỹ sư thiết kế RFIC cần ứng dụng cấu trúc mạng lọc thông dải phân bố với các phần tử biến đổi trở kháng phụ thuộc tần số (Frequency-Dependent Ports), nhằm cải thiện hệ số phản xạ $S_{11}$ đạt sâu dưới -12 dB và kéo hệ số nhiễu $NF$ xuống dưới 2,2 dB trong chu kỳ tái thiết kế 6 tháng.
  3. Chuyển đổi công nghệ đóng gói tiên tiến: Đơn vị nghiên cứu và các viện công nghệ nên chuyển giao đóng gói từ dạng wire-bonding truyền thống sang công nghệ gắn chip lật (Flip-Chip) hoặc đóng gói tích hợp QFN không chân trong vòng 9 đến 12 tháng, giúp giảm điện cảm ký sinh xuống dưới 0,05 nH.
  4. Tích hợp mạch tự động bù nhiệt độ và phân cực thích nghi: Nhóm nghiên cứu thuộc các phòng thí nghiệm quốc phòng cần thiết kế thêm khối phân cực tích cực (Active Bias Network) trên cùng tấm chip trong vòng 12 tháng, giữ cho $OP1dB$ và $OIP3$ biến thiên dưới 0,5 dB khi nhiệt độ môi trường thay đổi từ -40°C đến +85°C.

Đối tượng nên tham khảo luận văn

Luận văn là tài liệu chuyên khảo thực nghiệm giá trị, phục vụ trực tiếp cho 4 nhóm đối tượng trọng tâm:

  • Kỹ sư thiết kế vi mạch cao tần (RFIC/MMIC Designer): Nắm bắt trọn vẹn quy trình phân tích và ứng dụng kỹ thuật Dual Feedback, phương pháp vẽ quỹ đạo trở kháng trên giản đồ Smith để tối ưu hóa đồng thời băng thông, độ lợi và tính ổn định.
  • Chuyên gia phát triển hệ thống Radar và Tác chiến điện tử: Sử dụng tài liệu như một cẩm nang thiết kế khối Front-End cho mô-đun T/R của radar AESA, giúp cắt giảm khối Limiter cồng kềnh và nâng cao độ bền công suất.
  • Học viên cao học và nghiên cứu sinh ngành Điện tử - Viễn thông: Tiếp cận phương pháp luận nghiên cứu chuẩn mực, kết hợp chặt chẽ giữa tính toán lý thuyết giải tích, mô phỏng trường sóng điện từ và kỹ thuật đo đạc vi sóng thực tế trên thiết bị chuyên dụng.
  • Các viện nghiên cứu và doanh nghiệp công nghiệp công nghệ cao: Làm chủ công nghệ lõi trong thiết kế vi mạch bán dẫn công suất GaN, phục vụ mục tiêu nội địa hóa trang thiết bị viễn thông băng rộng thế hệ mới và radar bảo vệ chủ quyền.

Câu hỏi thường gặp

Công nghệ bán dẫn 250 nm GaN mang lại lợi thế cốt lõi gì so với GaAs trong thiết kế LNA?
GaN sở hữu độ rộng vùng cấm lớn và điện áp đánh thủng đạt tới 121 V, cho phép mạch chịu được công suất ngõ vào trên 38 dBm mà không cần mạch Limiter bảo vệ. Điều này giúp loại bỏ hoàn toàn suy hao chèn từ 0,8 dB đến 1,5 dB của Limiter, tối ưu độ nhạy cho máy thu.

Kỹ thuật Dual Feedback giải quyết nghịch lý giữa hệ số nhiễu và phối hợp trở kháng như thế nào?
Kỹ thuật này kết hợp hồi tiếp cuộn cảm cực nguồn ($L_S$) và hồi tiếp điện trở - cuộn cảm ($R_f - L_D$). Cơ chế này nâng phần thực trở kháng ngõ vào lên gần $50\ \Omega$ mà không đưa thêm nhiều nhiệt tạp âm, kéo vector trở kháng tối ưu tạp âm $Z_{opt}$ trùng với liên hợp phức $Z_{in}^*$.

Nguyên nhân chính gây ra sai lệch 5 dB độ lợi ở dải tần 14-18 GHz giữa đo đạc và mô phỏng là gì?
Sự suy giảm bắt nguồn từ điện cảm ký sinh chưa được lượng hóa tuyệt đối của dây hàn nối (bonding wire) dài khoảng 0,3-0,5 mm, cùng với dung sai của kit thiết kế mạch tích hợp (PDK) và tổn hao tiếp xúc của mạch in PCB ở tần số siêu cao.

Phương pháp Y-factor đo hệ số nhiễu 2,5 dB được triển khai bằng những thiết bị nào?
Phương pháp sử dụng nguồn tạo tạp âm chuẩn (Noise Source) phát mức ENR đã định chuẩn kết nối với ngõ vào chip, ngõ ra đưa vào máy phân tích phổ (Spectrum Analyzer) đo tỷ số công suất tạp âm khi nguồn Bật (On) và Tắt (Off) ở băng thông phân giải 1 MHz.

Làm cách nào để đảm bảo tính ổn định tuyệt đối cho LNA 4 tầng trên toàn dải 6-18 GHz?
Thiết kế kết hợp kiểm tra hệ số ổn định $\mu > 1$ tại từng tầng khuếch đại đơn lẻ, chèn điện trở ổn định hóa tại cực cổng ở tần số thấp và áp dụng định lý Kurokawa để triệt tiêu hoàn toàn phần thực âm của dẫn nạp ngõ vào/ra.

Kết luận

  • Luận văn đã nghiên cứu và thiết kế hoàn chỉnh vi mạch MMIC LNA băng siêu rộng 6-18 GHz trên công nghệ 250 nm GaN HEMT với diện tích nhỏ gọn 2,49 mm².
  • Ứng dụng thành công kỹ thuật Dual Feedback và bù độ lợi cuộn cảm máng, đạt độ lợi khuếch đại 25 dB, hệ số nhiễu 2,5 dB và hệ số phản xạ ngõ vào $S_{11} \le -8\text{ dB}$.
  • Đạt độ tuyến tính vượt bậc với công suất nén $OP1dB$ từ 14,0 đến 17,8 dBm, $OIP3$ từ 20,0 đến 22,0 dBm và công suất tiêu thụ tối ưu dưới 480 mW.
  • Đóng góp giải pháp công nghệ loại bỏ tầng bảo vệ Limiter, giúp nâng cao độ tin cậy và hiệu suất thu phát cho các đài radar mảng pha AESA đa chức năng.
  • Lộ trình phát triển tiếp theo trong 6-12 tháng tới tập trung vào việc tối ưu hóa đóng gói không dây hàn nối Flip-Chip và tích hợp mạch phân cực tự động bù nhiệt.

Các kỹ sư và nhà nghiên cứu quan tâm có thể khai thác các công thức giải tích, sơ đồ nguyên lý và layout chi tiết trong luận văn để ứng dụng trực tiếp vào các dự án phát triển vi mạch cao tần thực tế.