Nghiên cứu và thiết kế hệ thống xử lý biểu thức chính quy trên FPGA ứng dụng trong an ninh mạng Internet

• Tác giả: Trần Ngọc Thịnh
• Người hướng dẫn: TS. Trần Ngọc Thịnh
• Trường học: Đại học Bách Khoa Thành phố Hồ Chí Minh
• Chuyên ngành: Khoa học & Kỹ thuật Máy tính
• Đề tài: Nghiên cứu, thiết kế và hiện thực một hệ thống xử lý biểu thức chính quy trên FPGA cho hệ thống an ninh mạng Internet
• Loại tài liệu: báo cáo tổng kết kết quả đề tài KH-CN cấp trường
• Năm xuất bản: 2012
• Địa điểm: Thành phố Hồ Chí Minh

• 1. CHƯƠNG 1: GIỚI THIỆU ĐỀ TÀI
• 1.1. Tính cấp thiết của đề tài
• 1.2. Đối tượng và mục tiêu nghiên cứu của đề tài
• 1.3. Tình hình nghiên cứu của đề tài
• 1.4. Hệ thống NIDS trên chip FPGA
• 2. CHƯƠNG 2: TỔNG QUAN HỆ THỐNG NIDS VÀ BIỂU THỨC CHÍNH QUY
• 2.1. Hệ thống phát hiện xâm nhập mạng (NIDS)
• 2.1.1. Giới thiệu hệ thống NIDS
• 2.2. Phần mềm phát hiện xâm nhập mạng SNORT
• 2.3. Biểu thức chính quy
• 2.3.1. Giới thiệu biểu thức chính quy
• 3. CHƯƠNG 3: THIẾT KẾ PHẦN CỨNG
• 3.1. Kiến trúc tổng thể hệ thống
• 3.2. Giới thiệu các module chính của hệ thống
• 3.2.1. Module giao tiếp đầu
• 3.2.2. Module Detect Engine
• 3.2.3. Module giao tiếp cuối (PostInterface)
• 4. CHƯƠNG 4: THIẾT KẾ PHẦN MỀM
• 4.1. Mô tả phần mềm
• 4.2. Trích xuất PCRE
• 4.3. Định dạng PCRE và xây dựng cấu trúc cây cú pháp
• 4.3.1. Xây dựng cây cú pháp
• 4.3.2. Xây dựng cấu trúc NFA
• 4.3.3. Ánh xạ NFA sang mô hình ghép nối các khối logic
• 4.3.3.1. Xây dựng khối Start Block, State Block và End Block
• 4.3.3.2. Xây dựng khối CRLB
• 4.3.3.3. Xây dựng Khối BCCM
• 4.4. Tự động sinh code Verilog
• 5. CHƯƠNG 5: HIỆN THỰC HỆ THỐNG
• 5.1. Giới thiệu NetFPGA
• 5.2. Cấu trúc project trong NetFPGA
• 5.3. Kết quả hiện thực hệ thống
• 5.3.1. Kết quả tổng hợp
• 5.3.2. Thiết lập môi trường thử nghiệm
• 5.3.3. Kết quả thử nghiệm
• 5.3.4. So sánh với các kiến trúc so trùng khác
• 6. CHƯƠNG 6: TỔNG KẾT
• 6.1. Kết quả đạt được
• 6.2. Hướng phát triển
• 6.3. Công trình công bố liên quan

I. Giới thiệu đề tài

Đề tài nghiên cứu tập trung vào thiết kế hệ thống xử lý biểu thức chính quy trên FPGA nhằm nâng cao hiệu quả của hệ thống an ninh mạng. Với sự phát triển nhanh chóng của mạng máy tính, các phương pháp tấn công ngày càng đa dạng và phức tạp, đòi hỏi các giải pháp bảo mật hiệu quả hơn. Hệ thống xử lý dựa trên FPGA được đề xuất nhằm đáp ứng yêu cầu tốc độ cao và khả năng xử lý song song, đặc biệt trong việc phát hiện các mẫu tấn công thông qua biểu thức chính quy.

1.1 Tính cấp thiết của đề tài

Trong bối cảnh mạng máy tính phát triển mạnh mẽ, các phương pháp tấn công như virus, spam, và mã độc ngày càng tinh vi. Hệ thống phát hiện xâm nhập mạng (NIDS) trở nên cần thiết để bảo vệ hệ thống. Tuy nhiên, các giải pháp phần mềm truyền thống không đáp ứng được tốc độ xử lý yêu cầu. Thiết kế FPGA với khả năng tái lập trình và xử lý song song là giải pháp tối ưu cho bài toán này.

1.2 Mục tiêu nghiên cứu

Mục tiêu chính của đề tài là thiết kế hệ thống xử lý biểu thức chính quy trên FPGA để phát hiện các mẫu tấn công trong hệ thống an ninh mạng. Nghiên cứu tập trung vào việc tối ưu hóa các giải thuật so khớp và triển khai trên phần cứng, đảm bảo tính khả mở và tốc độ cao.

II. Tổng quan về NIDS và biểu thức chính quy

Hệ thống phát hiện xâm nhập mạng (NIDS) là giải pháp quan trọng trong bảo mật mạng, giúp phát hiện các tấn công thông qua việc so sánh nội dung gói tin với các mẫu tấn công đã biết. Biểu thức chính quy là công cụ mạnh mẽ để biểu diễn các mẫu tấn công, được sử dụng rộng rãi trong các hệ thống như SNORT. Việc xử lý biểu thức chính quy trên phần cứng FPGA giúp tăng tốc độ xử lý và hiệu quả của hệ thống.

2.1 Giới thiệu NIDS

NIDS được triển khai để kiểm tra sâu vào nội dung gói tin, so sánh với các dấu hiệu tấn công trong cơ sở dữ liệu. Các giải pháp phần mềm truyền thống không đáp ứng được tốc độ xử lý yêu cầu, dẫn đến nhu cầu sử dụng hệ thống xử lý dựa trên phần cứng.

2.2 Biểu thức chính quy

Biểu thức chính quy là công cụ mạnh mẽ để biểu diễn các mẫu tấn công, sử dụng các toán tử như gộp, lựa chọn, và lượng tử. Việc xử lý biểu thức chính quy trên FPGA giúp tăng tốc độ so khớp và hiệu quả của hệ thống.

III. Thiết kế phần cứng

Phần cứng được thiết kế để xử lý biểu thức chính quy trên FPGA, bao gồm các module chính như Module giao tiếp đầu, Module Detect Engine, và Module giao tiếp cuối. Module Detect Engine là trung tâm của hệ thống, thực hiện việc so khớp các mẫu tấn công thông qua biểu thức chính quy. Việc thiết kế các khối logic và tối ưu hóa tài nguyên phần cứng là yếu tố quan trọng để đạt được hiệu suất cao.

3.1 Kiến trúc tổng thể

Hệ thống bao gồm các module chính như Module giao tiếp đầu, Module Detect Engine, và Module giao tiếp cuối. Module Detect Engine là trung tâm của hệ thống, thực hiện việc so khớp các mẫu tấn công thông qua biểu thức chính quy.

3.2 Module Detect Engine

Module Detect Engine được thiết kế để xử lý biểu thức chính quy dựa trên mô hình máy trạng thái hữu hạn (FSM). Việc tối ưu hóa các khối logic và tài nguyên phần cứng giúp tăng tốc độ xử lý và hiệu quả của hệ thống.

IV. Thiết kế phần mềm

Phần mềm được phát triển để hỗ trợ việc xử lý biểu thức chính quy trên FPGA, bao gồm các công cụ tự động sinh mã VHDL và xây dựng cấu trúc cây cú pháp. Các công cụ này giúp đơn giản hóa quá trình triển khai và cập nhật hệ thống, đảm bảo tính linh hoạt và khả năng mở rộng.

4.1 Công cụ tự động sinh mã

Công cụ tự động sinh mã VHDL giúp đơn giản hóa quá trình triển khai hệ thống trên FPGA. Công cụ này hỗ trợ việc chuyển đổi biểu thức chính quy thành các khối logic tương ứng.

4.2 Xây dựng cấu trúc cây cú pháp

Cấu trúc cây cú pháp được xây dựng để biểu diễn biểu thức chính quy, giúp tối ưu hóa quá trình so khớp và xử lý dữ liệu trên FPGA.

V. Hiện thực hệ thống

Hệ thống được hiện thực trên NetFPGA, một nền tảng phần cứng mở rộng rãi trong nghiên cứu và phát triển. Kết quả thử nghiệm cho thấy hệ thống đạt được tốc độ xử lý cao và hiệu quả trong việc phát hiện các mẫu tấn công thông qua biểu thức chính quy. So sánh với các kiến trúc khác, hệ thống này cho thấy ưu thế về tốc độ và khả năng mở rộng.

5.1 Kết quả thử nghiệm

Kết quả thử nghiệm trên NetFPGA cho thấy hệ thống đạt được tốc độ xử lý cao, đáp ứng yêu cầu của hệ thống an ninh mạng hiện đại. Hệ thống có khả năng xử lý các gói tin với tốc độ lên đến hàng Gbps.

5.2 So sánh với các kiến trúc khác

So sánh với các kiến trúc so khớp biểu thức chính quy khác, hệ thống này cho thấy ưu thế về tốc độ và khả năng mở rộng, đặc biệt trong việc xử lý các mẫu tấn công phức tạp.