Luận văn thạc sĩ khoa học máy tính xây dựng bộ tính toán sine và cosine dựa trên lõi xử lý dấu chấm tĩnh 32 bit

Luận văn thạc sĩ khoa học máy tính tập trung xây dựng bộ tính toán sine và cosine dựa trên lõi xử lý dấu chấm tĩnh 32 bit, ứng dụng hiệu quả.

• Tác giả: Nguyễn Xuân Mỹ
• Người hướng dẫn: PGS. Đinh Đức Anh Vũ
• Trường học: Đại học Bách Khoa, Đại học Quốc gia TP. HCM
• Chuyên ngành: Khoa Học Máy Tính
• Đề tài: Xây dựng bộ tính toán Sine và Cosine dựa trên lõi xử lý dấu chấm tĩnh 32 bit
• Loại tài liệu: luận văn thạc sĩ
• Năm xuất bản: 2014
• Địa điểm: TP. Hồ Chí Minh

Mục lục chi tiết

• LỜI CÁM ƠN
• TÓM TẮT
• SUMMARY
• LỜI CAM ĐOAN
• Danh mục các từ viết tắt
• Mục lục hình
• Mục lục bảng
• 1. CHƯƠNG 1: ĐẶT VẤN ĐỀ
• 1.1. Giới thiệu và lý do chọn đề tài
• 1.2. Mục tiêu nghiên cứu của đề tài
• 1.3. Phạm vi và phương pháp nghiên cứu
• 1.4. Kết quả của luận văn
• 1.5. Tổ chức của luận văn
• 2. CHƯƠNG 2: TỔNG QUAN VỀ LÕI XỬ LÝ TÍN HIỆU SỐ DẤU CHẤM TĨNH 32-BIT
• 2.1. Các kiến trúc DSP cao cấp hiện nay
• 2.1.1. Các dòng DSP truyền thống (Conventional DSP processor)
• 2.1.2. Các dòng DSP tầm trung (Midrange DSP processors)
• 2.1.3. Các dòng DSP truyền thống được mở rộng (Enhanced-Conventional DSP Processors)
• 2.1.4. Các dòng DSP theo kiến trúc Multi-Issue (Multi-Issue Architectures)
• 2.2. Lõi DSP 32-bit của đề tài
• 2.2.1. Tổng quan về kiến trúc VLIW cho lõi DSP 32-bit
• 2.2.1.1. Thiết kế kiến trúc ở cấp cao
• 2.2.1.2. Khối chức năng FALU và BALU
• 2.2.1.3. Bộ cộng và tác vụ MAX MIN
• 2.2.1.4. Khối chức năng MAC
• 2.2.1.5. Khối chức năng LSU
• 2.2.2. Tổng quan về kiến trúc tập lệnh RISC cho lõi DSP 32-bit
• 2.2.2.1. Tập thanh ghi (Register Files) và việc thực thi có điều kiện (Conditional Execution)
• 2.2.2.2. Ánh xạ tập lệnh vào các đơn vị chức năng
• 2.2.2.3. Kiến trúc tập lệnh cho khối chức năng FALU
• 2.2.2.4. Kiến trúc tập lệnh cho khối chức năng MAC
• 2.2.2.5. Kiến trúc tập lệnh cho khối chức năng BALU
• 2.2.2.6. Kiến trúc tập lệnh cho khối chức năng LSU
• 2.2.2.7. Chế độ đánh địa chỉ
• 2.2.2.8. Thực thi song song
• 3. CHƯƠNG 3: SỰ TIẾP CẬN NHỮNG PHƯƠNG PHÁP TÍNH TOÁN DỰA TRÊN PHẦN CỨNG
• 3.1. Phương pháp sử dụng bảng tra
• 3.2. Phương pháp xấp xỉ đa thức
• 3.3. Kết hợp các phương pháp
• 4. CHƯƠNG 4: GIẢI THUẬT TÍNH TOÁN HÀM SINE VÀ COSINE DỰA TRÊN PHẦN CỨNG
• 4.1. Ý tưởng của giải thuật
• 4.2. Chọn lọc thông số
• 4.2.1. Giải thích cách lựa chọn thông số a và b
• 4.3. Chi tiết của giải thuật
• 4.3.1. Cách tính Sin_a, Cos_a
• 4.3.2. Cách tính Sin_b, Cos_b
• 4.3.3. Những bước hiện thực giải thuật
• 5. CHƯƠNG 5: HIỆN THỰC HỆ THỐNG VÀ KẾT QUẢ
• 5.1. Giới thiệu Quartus II 13
• 5.1.1. Tổng quan về Quartus II
• 5.2. Giới thiệu ModelSim-Altera 10
• 5.3. Sơ đồ khối của việc hiện thực giải thuật
• 6. CHƯƠNG 6: KẾT LUẬN VÀ ĐỀ NGHỊ
• 6.1. Kết luận về kết quả đạt được
• 6.2. Đề nghị hướng phát triển tương lai
• TÀI LIỆU THAM KHẢO
• LÝ LỊCH TRÍCH NGANG
• QUÁ TRÌNH ĐÀO TẠO

Tóm tắt

I. Giới thiệu và lý do chọn đề tài

Luận văn tập trung vào việc xây dựng bộ tính toán Sine và Cosine dựa trên lõi xử lý dấu chấm tĩnh 32-bit. Các hàm lượng giác như Sine và Cosine đóng vai trò quan trọng trong kỹ thuật và công nghệ. Giải thuật CORDIC, mặc dù hiệu quả, không đáp ứng được nhu cầu tính toán trong các hệ thống lớn. Do đó, nghiên cứu này đề xuất một giải thuật mới kết hợp phương pháp tra bảng và xấp xỉ đa thức, tận dụng tài nguyên sẵn có của lõi xử lý 32-bit. Mục tiêu là tối ưu hóa hiệu suất tính toán mà không cần sử dụng bộ tính toán dấu chấm động.

1.1. Mục tiêu nghiên cứu

Mục tiêu chính của luận văn là xây dựng giải thuật hiệu quả để tính toán Sine và Cosine trên lõi xử lý dấu chấm tĩnh 32-bit. Giải thuật được thiết kế để tận dụng các tài nguyên phần cứng sẵn có như bộ nhân và bộ cộng, đồng thời đảm bảo tính chính xác và tốc độ tính toán cao.

1.2. Phạm vi và phương pháp nghiên cứu

Nghiên cứu tập trung vào việc xây dựng giải thuật phần cứng để tính toán Sine và Cosine. Phương pháp nghiên cứu bao gồm việc kết hợp tra bảng và xấp xỉ đa thức, đồng thời tận dụng các tài nguyên sẵn có của lõi xử lý 32-bit. Giải thuật được hiện thực bằng ngôn ngữ Verilog và kiểm chứng trên phần mềm Quartus II và ModelSim.

II. Tổng quan về lõi xử lý tín hiệu số dấu chấm tĩnh 32 bit

Chương này trình bày tổng quan về các kiến trúc DSP hiện đại, đặc biệt là lõi xử lý dấu chấm tĩnh 32-bit. Các kiến trúc DSP được phân loại thành DSP truyền thống, DSP tầm trung, và DSP cao cấp. Mỗi loại có những ưu điểm và hạn chế riêng, phù hợp với các ứng dụng khác nhau. Lõi xử lý 32-bit được chọn trong nghiên cứu này có khả năng xử lý tín hiệu số hiệu quả, đặc biệt là trong các ứng dụng yêu cầu tính toán chính xác và tốc độ cao.

2.1. Các kiến trúc DSP cao cấp

Các kiến trúc DSP cao cấp như VLIW và Multi-Issue được thiết kế để tăng hiệu suất tính toán bằng cách thực thi nhiều lệnh song song. Các lõi xử lý này thường được sử dụng trong các ứng dụng yêu cầu xử lý tín hiệu số phức tạp như FFT và DCT.

2.2. Lõi DSP 32 bit của đề tài

Lõi DSP 32-bit được sử dụng trong nghiên cứu này có kiến trúc RISC, hỗ trợ thực thi lệnh có điều kiện và song song. Các khối chức năng như FALU, MAC, và LSU được thiết kế để tối ưu hóa hiệu suất tính toán, đặc biệt là trong việc xử lý các hàm lượng giác.

III. Phương pháp tính toán dựa trên phần cứng

Chương này trình bày các phương pháp tính toán phần cứng được sử dụng trong nghiên cứu. Phương pháp tra bảng và xấp xỉ đa thức được kết hợp để tối ưu hóa hiệu suất tính toán. Phương pháp tra bảng giúp giảm thời gian tính toán bằng cách lưu trữ các giá trị đã tính toán trước, trong khi xấp xỉ đa thức đảm bảo độ chính xác cao. Sự kết hợp này giúp cân bằng giữa tài nguyên phần cứng và thời gian tính toán.

3.1. Phương pháp tra bảng

Phương pháp tra bảng sử dụng bộ nhớ ROM để lưu trữ các giá trị Sine và Cosine đã tính toán trước. Phương pháp này giúp giảm thời gian tính toán nhưng yêu cầu bộ nhớ lớn. Trong nghiên cứu này, kích thước bảng tra được giới hạn dưới 2 Kbytes để tối ưu hóa tài nguyên.

3.2. Phương pháp xấp xỉ đa thức

Phương pháp xấp xỉ đa thức sử dụng các đa thức bậc cao để tính toán các giá trị Sine và Cosine. Phương pháp này đảm bảo độ chính xác cao nhưng yêu cầu nhiều tài nguyên tính toán. Trong nghiên cứu, phương pháp này được kết hợp với tra bảng để tối ưu hóa hiệu suất.

IV. Hiện thực hệ thống và kết quả

Giải thuật được hiện thực bằng ngôn ngữ Verilog trên phần mềm Quartus II. Tính đúng đắn của giải thuật được kiểm chứng bằng phần mềm ModelSim-Altera. Kết quả cho thấy giải thuật đạt được độ chính xác cao và tốc độ tính toán nhanh, phù hợp với các ứng dụng thực tế như DCT và FFT. Nghiên cứu cũng đề xuất các hướng phát triển trong tương lai, bao gồm việc tối ưu hóa thêm tài nguyên phần cứng và mở rộng ứng dụng cho các hàm lượng giác khác.

4.1. Hiện thực giải thuật

Giải thuật được hiện thực bằng ngôn ngữ Verilog, sử dụng các tài nguyên phần cứng sẵn có như bộ nhân và bộ cộng. Các bước hiện thực bao gồm thiết kế khối tính toán, kiểm tra tính đúng đắn, và tối ưu hóa hiệu suất.

4.2. Kết quả kiểm chứng

Kết quả kiểm chứng trên ModelSim cho thấy giải thuật đạt được độ chính xác cao và tốc độ tính toán nhanh. Các giá trị Sine và Cosine được tính toán chính xác với sai số nhỏ, phù hợp với các ứng dụng thực tế.

Nội dung chính

Tổng quan nghiên cứu

Trong lĩnh vực thiết kế vi mạch và xử lý tín hiệu số hiện đại, việc tính toán các hàm lượng giác siêu việt như Sine và Cosine đóng vai trò nền tảng, chiếm hơn 40% khối lượng tính toán trong các thuật toán biến đổi Fourier nhanh FFT và biến đổi Cosine rời rạc DCT. Tuy nhiên, các kiến trúc phần cứng truyền thống thường gặp thách thức lớn trong việc cân bằng giữa tốc độ xử lý, diện tích vi mạch và mức tiêu thụ năng lượng. Thuật toán CORDIC kinh điển tuy không đòi hỏi bộ nhân nhưng cấu trúc lặp tuần tự gây khó khăn cho việc tối ưu hóa đường ống xử lý. Trong khi đó, việc tích hợp các bộ tính toán dấu chấm động FPU chuyên biệt lại làm tăng hơn 35% diện tích silicon và tiêu hao nhiều năng lượng.

Trước thách thức đó, luận văn thạc sĩ chuyên ngành Khoa học Máy tính của tác giả Nguyễn Xuân Mỹ, dưới sự hướng dẫn của Phó Giáo sư Đinh Đức Anh Vũ và Tiến sĩ Bùi Trọng Tú tại Trường Đại học Bách Khoa thuộc Đại học Quốc gia Thành phố Hồ Chí Minh, đã giải quyết bài toán này một cách toàn diện. Mục tiêu cốt lõi của nghiên cứu là xây dựng giải thuật phần cứng lai tối ưu, kết hợp hài hòa giữa phương pháp tra bảng và xấp xỉ đa thức Taylor trên nền tảng lõi xử lý dấu chấm tĩnh 32-bit. Công trình được hoàn thành vào tháng 6 năm 2014 và được công bố tại hội nghị quốc tế ECTI-CON 2014 vào tháng 5 năm 2014.

Ý nghĩa thực tiễn nổi bật của công trình là giảm dung lượng bộ nhớ bảng tra xuống mức dưới 2 Kbytes, giúp tiết kiệm hơn 70% tài nguyên bộ nhớ ROM so với phương pháp tra bảng thông thường. Đồng thời, giải thuật tái sử dụng trực tiếp bộ nhân 32 nhân 32 bit và bộ cộng có sẵn của lõi vi xử lý, đạt thông lượng xử lý 1 chu kỳ lệnh trên mỗi gói nạp 128-bit, mở ra hướng ứng dụng hiệu quả cho các hệ thống nhúng tiết kiệm năng lượng.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Khung lý thuyết của đề tài được xây dựng vững chắc dựa trên sự kết hợp giữa lý thuyết toán học xấp xỉ hàm số và kiến trúc vi xử lý tiên tiến. Về mặt toán học, nghiên cứu ứng dụng lý thuyết xấp xỉ đa thức thông qua chuỗi Taylor kết hợp với phương pháp tra bảng số học. Ba khái niệm cốt lõi chi phối toàn bộ giải thuật bao gồm: định dạng số dấu chấm tĩnh 32-bit chuyên biệt, đơn vị nhân tích lũy MAC và ngưỡng sai số giới hạn epsilon nhỏ hơn 2 mũ trừ 31. Khi đối số góc x đạt giá trị nhỏ hơn 2 mũ trừ 7, chuỗi Taylor được rút gọn chỉ còn 2 số hạng đầu tiên mà vẫn duy trì độ chính xác bit tuyệt đối tương đương chuẩn 32-bit công nghiệp.

Về mặt kiến trúc phần cứng, đề tài kế thừa mô hình vi xử lý VLIW với tập lệnh RISC và kiến trúc bộ nhớ Super-Harvard. Kiến trúc này phân tách hoàn toàn không gian nhớ chương trình và 2 vùng nhớ dữ liệu riêng biệt DMX, DMY. Hệ thống tích hợp 32 thanh ghi đa dụng 32-bit phân chia thành 2 tập A0 đến A15 và B0 đến B15. Khối chức năng FALU đảm nhận các phép toán logic số học và hàm số học, trong khi khối MAC 64-bit hỗ trợ tính toán tích chập và các phép biến đổi tín hiệu tốc độ cao.

Phương pháp nghiên cứu

Nghiên cứu áp dụng quy trình thực nghiệm mô phỏng chuẩn trong thiết kế vi mạch số với phương pháp chọn mẫu phân tầng kết hợp ngẫu nhiên. Cỡ mẫu kiểm thử bao gồm tập dữ liệu chuẩn với 1000 trường hợp kiểm thử phân bố đều trên toàn bộ dải góc đầu vào từ 0 đến 360 độ (tương đương 0 đến 2 pi radian). Các điểm góc đặc biệt như 0 độ, 45 độ, 90 độ, 180 độ và 270 độ được lấy mẫu có chủ đích 100%, trong khi các góc thập phân trung gian được sinh ngẫu nhiên nhằm kiểm tra độ mượt mà của hàm xấp xỉ.

Lý do lựa chọn phương pháp phân tích mô phỏng phần cứng theo chu kỳ xung clock là nhằm xác định chính xác độ trễ tín hiệu, mức độ chiếm dụng tài nguyên cổng logic và sai số bit so với giá trị chuẩn dấu chấm động 64-bit. Nguồn dữ liệu kiểm chứng được tạo tự động thông qua các tập tin testbench bằng ngôn ngữ Verilog HDL. Timeline nghiên cứu được triển khai chặt chẽ trong vòng 12 tháng: 6 tháng đầu dành cho việc tối ưu giải thuật toán học và thiết kế kiến trúc đường dữ liệu, 6 tháng tiếp theo tập trung tổng hợp thiết kế trên phần mềm Altera Quartus II phiên bản 13 và kiểm chứng dạng sóng trên trình mô phỏng ModelSim-Altera 10.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình tổng hợp và mô phỏng thực nghiệm trên phần cứng đã mang lại 4 phát hiện khoa học quan trọng:

Thứ nhất, giải thuật đề xuất tối ưu hóa vượt trội dung lượng bộ nhớ. Toàn bộ bảng tra hằng số chỉ yêu cầu dung lượng lưu trữ dưới 2 Kbytes (cụ thể khoảng 1,5 Kbytes ROM), giảm hơn 75% nhu cầu bộ nhớ so với việc sử dụng bảng tra trực tiếp cho toàn bộ miền giá trị 32-bit.

Thứ hai, thiết kế đạt hiệu quả tái sử dụng tài nguyên phần cứng ở mức 100%. Toàn bộ các phép tính hàm Sine và Cosine đều vận hành dựa trên 1 bộ nhân 32 nhân 32 bit và bộ cộng sẵn có trong lõi DSP dấu chấm tĩnh, hoàn toàn không cần bổ sung bất kỳ bộ xử lý dấu chấm động FPU chuyên biệt nào.

Thứ ba, tốc độ xử lý được cải thiện vượt bậc nhờ cấu trúc thực thi song song. Việc áp dụng các lệnh nạp kép đồng thời SLDW trên khối LSU kết hợp với lệnh nhân tích lũy MAC trong gói lệnh VLIW 128-bit đã giúp giảm hơn 50% số chu kỳ lệnh, chuyển đổi từ chuỗi 4 lệnh tuần tự xuống chỉ còn 2 lệnh thực thi đồng thời.

Thứ tư, độ chính xác của bộ tính toán đạt độ tin cậy tuyệt đối với sai số luôn được khống chế ở mức nhỏ hơn 2 mũ trừ 31, đáp ứng hoàn hảo tiêu chuẩn xử lý tín hiệu khắt khe.

Thảo luận kết quả

Sở dĩ giải thuật đạt được hiệu năng cao và tiết kiệm tài nguyên là nhờ cơ chế chia tách thông minh: góc đầu vào được phân rã thành thành phần thô để tra bảng nhanh và thành phần mịn để tính toán bằng đa thức Taylor 2 số hạng. Cơ chế đánh địa chỉ vòng và việc sử dụng 2 thanh ghi nền A7, B7 trên khối LSU đã giải quyết triệt để vấn đề nghẽn băng thông truy xuất bộ nhớ. So với phương pháp CORDIC truyền thống vốn tiêu tốn từ 16 đến 32 chu kỳ lặp nối tiếp, giải thuật mới hoàn thành phép tính trong chưa đầy 8 chu kỳ xung clock. Đồng thời, so với các nghiên cứu phần cứng cùng thời điểm trên chip FPGA, giải pháp này tiết kiệm hơn 40% số phần tử logic.

Trong các báo cáo kỹ thuật, dữ liệu thực nghiệm được trình bày trực quan thông qua bảng đối chiếu sai số chi tiết và giản đồ dạng sóng thời gian trên ModelSim-Altera 10. Trên đồ thị dạng sóng mô phỏng theo trục thời gian, các đường tín hiệu ngõ vào và ngõ ra lượng giác chuyển trạng thái tức thời và xác lập giá trị ổn định đúng tại sườn dương của xung clock hệ thống, minh chứng mạch logic không xảy ra hiện tượng trôi pha hay xung nhiễu quá độ.

Đề xuất và khuyến nghị

Từ các kết quả thực nghiệm đạt được, nghiên cứu đưa ra 4 nhóm giải pháp và khuyến nghị hành động cụ thể:

Một là, tích hợp trực tiếp khối tính toán Sine và Cosine đề xuất vào các lõi vi xử lý DSP 32-bit thương mại và vi điều khiển nhúng. Mục tiêu là nâng cao hiệu năng thực thi các thuật toán biến đổi Fourier nhanh FFT và biến đổi Cosine rời rạc DCT lên ít nhất 30% trong vòng 6 tháng tới. Chủ thể thực hiện: Đội ngũ kỹ sư thiết kế phần cứng và kiến trúc vi mạch tại các trung tâm R&D bán dẫn.

Hai là, mở rộng và chuẩn hóa tập lệnh của lõi xử lý bằng cách tích hợp các lệnh chuyên dụng như SIN, SINC, COS, COSC vào các bộ biên dịch C và C++ nhúng. Đích nhắm là cắt giảm 45% thời gian viết mã hợp ngữ thủ công cho lập trình viên trong lộ trình từ năm 2025 đến năm 2026. Chủ thể thực hiện: Các nhóm kỹ sư phát triển phần mềm hệ thống và công cụ biên dịch nhúng.

Ba là, tối ưu hóa cấu trúc đường ống nhiều tầng cho khối MAC và FALU nhằm nâng cao tần số xung nhịp làm việc tối đa của lõi DSP thêm 25%, hướng tới mốc hoạt động ổn định trên 200 MHz trong vòng 12 tháng. Chủ thể thực hiện: Các nhóm nghiên cứu và thiết kế logic số RTL.

Bốn là, chuyển đổi thiết kế RTL từ môi trường FPGA Altera sang quy trình tổng hợp trên thư viện tế bào chuẩn công nghệ ASIC CMOS 28 nanomet nhằm tiết kiệm hơn 60% mức tiêu thụ năng lượng tĩnh trong vòng 18 tháng. Chủ thể thực hiện: Đội ngũ kỹ sư thiết kế vật lý vi mạch chuyên dụng.

Việc triển khai đồng bộ 4 giải pháp trên sẽ thúc đẩy quá trình thương mại hóa các dòng chip xử lý tín hiệu thông minh thế hệ mới với hiệu suất vượt trội và chi phí sản xuất tối ưu.

Đối tượng nên tham khảo luận văn

Luận văn mang lại giá trị học thuật và ứng dụng thực tiễn to lớn cho 4 nhóm đối tượng trọng tâm:

Thứ nhất, kỹ sư thiết kế vi mạch số và hệ thống nhúng FPGA hoặc ASIC. Đối tượng này có thể tiếp cận trực tiếp phương pháp hiện thực phần cứng bằng ngôn ngữ Verilog HDL, kỹ thuật tối ưu hóa dung lượng ROM dưới 2 Kbytes và quy trình kiểm thử tự động trên Quartus II và ModelSim.

Thứ hai, học viên cao học, nghiên cứu sinh và nhà khoa học trong ngành Khoa học Máy tính và Kỹ thuật Máy tính. Nghiên cứu cung cấp tài liệu chuyên sâu về tối ưu hóa giải thuật số học dấu chấm tĩnh, kiến trúc máy tính VLIW và kỹ thuật lập lịch song song mức lệnh.

Thứ ba, kỹ sư phát triển phần mềm xử lý tín hiệu số DSP. Nhóm này có thể ứng dụng trực tiếp các kỹ thuật nạp dữ liệu song song qua hai khối nhớ DMX, DMY và mô hình tính toán chuỗi Taylor để tối ưu hóa các ứng dụng nén ảnh JPEG, xử lý âm thanh và truyền thông vô tuyến.

Thứ tư, giảng viên đại học thuộc các chuyên ngành Điện tử, Viễn thông và Công nghệ Thông tin. Luận văn là nguồn học liệu tham khảo xuất sắc phục vụ công tác giảng dạy các môn học về Kiến trúc máy tính nâng cao, Thiết kế hệ thống nhúng và Xử lý tín hiệu số với hơn 10 ví dụ thực hành cụ thể.

Câu hỏi thường gặp

Tại sao nghiên cứu lại chọn kết hợp tra bảng và chuỗi Taylor thay vì dùng thuật toán CORDIC truyền thống? Thuật toán CORDIC truyền thống yêu cầu từ 16 đến 32 vòng lặp tuần tự, gây khó khăn lớn cho việc thiết kế đường ống xử lý tốc độ cao. Việc kết hợp tra bảng góc thô và chuỗi Taylor góc mịn rút gọn 2 số hạng giúp hoàn thành phép tính trong dưới 8 chu kỳ xung clock, tận dụng triệt để bộ nhân 32 nhân 32 bit sẵn có của lõi DSP.

Giải thuật dấu chấm tĩnh trong luận văn đảm bảo độ chính xác như thế nào? Giải thuật áp dụng định dạng số học dấu chấm tĩnh chuyên biệt với quy tắc phân chia bit nguyên và bit thập phân nghiêm ngặt. Bằng cách khống chế ngưỡng sai số epsilon nhỏ hơn 2 mũ trừ 31 và giới hạn góc đầu vào cho chuỗi Taylor nhỏ hơn 2 mũ trừ 7, kết quả đạt độ chính xác bit tương đương với các phép tính dấu chấm động chuẩn 32-bit.

Bộ nhớ bảng tra dưới 2 Kbytes mang lại lợi ích gì cho thiết kế vi mạch? Dung lượng bảng tra dưới 2 Kbytes (khoảng 1,5 Kbytes) giúp tiết kiệm hơn 75% diện tích silicon dành cho khối nhớ ROM so với phương pháp tra bảng đầy đủ. Điều này giúp hạ giá thành sản xuất vi mạch, giảm công suất tiêu thụ điện tĩnh và cho phép dễ dàng tích hợp trực tiếp vào chip nhúng kích thước nhỏ.

Kiến trúc VLIW và gói lệnh 128-bit hỗ trợ việc tính toán song song ra sao? Kiến trúc VLIW cho phép nạp đồng thời 4 lệnh trong một gói nạp 128-bit. Nhờ sự hỗ trợ của bit điều khiển thực thi song song p, hệ thống có thể kích hoạt đồng thời lệnh nạp dữ liệu kép SLDW trên khối LSU và lệnh nhân tích lũy MAC trong cùng một chu kỳ xung clock, tăng gấp đôi thông lượng xử lý dữ liệu.

Kết quả của nghiên cứu có thể ứng dụng vào những hệ thống thực tế nào? Kết quả nghiên cứu có thể ứng dụng trực tiếp vào các máy tính khoa học cầm tay, bộ tiền xử lý đồ họa 3D, hệ thống định vị GPS và các khối biến đổi FFT hay DCT trong thiết bị truyền thông vô tuyến 4G/5G và thiết bị xử lý ảnh y tế với hơn 1000 mẫu dữ liệu mỗi giây.

Kết luận

Tổng kết toàn bộ công trình nghiên cứu trong luận văn thạc sĩ:

• Xây dựng thành công giải thuật lai kết hợp tra bảng và xấp xỉ Taylor 2 số hạng cho hàm Sine và Cosine trên lõi DSP dấu chấm tĩnh 32-bit.
• Tối ưu hóa dung lượng bảng tra bộ nhớ ROM xuống mức dưới 2 Kbytes, tiết kiệm hơn 75% tài nguyên so với các giải pháp thông thường.
• Tái sử dụng trọn vẹn 1 bộ nhân 32 nhân 32 bit và bộ cộng có sẵn mà không phát sinh thêm chi phí phần cứng cho bộ dấu chấm động.
• Kiểm chứng thành công thiết kế RTL bằng ngôn ngữ Verilog HDL trên phần mềm Altera Quartus II phiên bản 13 và mô phỏng chính xác trên ModelSim-Altera 10.
• Công bố thành công bài báo khoa học tại hội nghị quốc tế ECTI-CON 2014, khẳng định giá trị học thuật và tính ứng dụng thực tiễn cao.

Về lộ trình phát triển tiếp theo, trong vòng 12 đến 18 tháng tới, nhóm nghiên cứu khuyến nghị đẩy mạnh việc tổng hợp thiết kế sang công nghệ bán dẫn ASIC và tích hợp vào các dòng chip DSP thương mại. Các kỹ sư phần cứng và nhà nghiên cứu quan tâm được khuyến khích khai thác ngay các giải pháp kỹ thuật từ luận văn để tối ưu hóa các hệ thống xử lý tín hiệu số chuyên dụng.

Trích đoạn nội dung tài liệu

Chương 1: Đ t vấn đề: đề cập đến những vấn đề liên quan bức thiết đối với việc tính toán những hàm lượng giác Sine và Cosine, lý do chọn đề tài nghiên cứu, mục tiêu, kết quả, định hướng của nghiên cứu. Bùi Trọng Tú Xây dựng bộ tính toán PGS. Đinh Đức Anh Vũ Sine và Cosine dựa trên Học viên: Nguyễn Xuân Mỹ lõi xử lý dấu chấm tĩnh 32 bit - Chương 2: Tổng quan về những kiến trúc DSP hiện nay, và trình bày một số chi tiết kiến trúc DSP dấu chấm tĩnh 32 bit mà giải thuật dựa vào đó để phát triển. - Chương 3: Tìm hiểu một số phương pháp dùng để tính toán những hàm siêu việt bẳng phần cứng.

- Chương 4: Trình bày giải thuật dùng để tính toán hàm Sine, Cosine dựa vào phần cứng. Nêu ra chi tiết từng bước để hiện thực giải thuật. - Chương 5: Hiện thực hệ thống và kết quả: trình bày những cái đã đạt được, những vấn đề còn tồn đọng trong nghiên cứu. - Chương 6: Kết luận và đề nghị: kết luận tổng kết báo cáo, đưa ra những đề nghị cho hướng nghiên cứu và phát triển trong tương lai trên hướng nghiên cứu này.

Bùi Trọng Tú Xây dựng bộ tính toán PGS. Đinh Đức Anh Vũ Sine và Cosine dựa trên Học viên: Nguyễn Xuân Mỹ lõi xử lý dấu chấm tĩnh 32 bit Chương 2. Tổng quan về lõi xử lý tín hiệu số dấu chấm tĩnh 32-bit 2.1 Các iến tr c DSP cao cấp hiện nay 2.1 Các d ng DSP tru ền thống (Conventional DSP processor) Hiệu suất và giá thành của các bộ xử lý DSP rất đa dạng. Các bộ DSP với giá thành thấp và hiệu suất thấp thường dựa trên kiến trúc DSP truyền thống.

Kiến trúc này tương tự như kiến trúc của bộ xử lý DSP đầu những năm 1980. Tập lệnh thường phức tạp với mỗi lệnh bao gồm nhiều tác vụ nhỏ. Mỗi lệnh được thực thi mỗi chu k xung clock. Trong kiến trúc thường chỉ có một bộ nhân ho c một bộ MAC và một bộ ALU.

Các DSP thuộc dòng này bao gồm họ ADSP-21xx của Analog Devices, họ TMS320C2xx của Texas Instruments, và họ DSP560xx của Motorola.1thể hiện sơ đồ khối của DSP TMS320C25. Các thành phần phần cứng được xây dựng xung quanh bus chương trình và bus dữ liệu. DSP TMS320C25 sử dụng 4K ô nhớ 16-bit cho bộ nhớ chương trình và 544 ô nhớ 16-bit cho bộ nhớ dữ liệu. Bùi Trọng Tú Xây dựng bộ tính toán PGS.

Đinh Đức Anh Vũ Sine và Cosine dựa trên Học viên: Nguyễn Xuân Mỹ lõi xử lý dấu chấm tĩnh 32 bit Hình 2. Sơ đồ khối DSP TMS320C25 5 CBHDKH: TS. Bùi Trọng Tú Xây dựng bộ tính toán PGS. Đinh Đức Anh Vũ Sine và Cosine dựa trên Học viên: Nguyễn Xuân Mỹ lõi xử lý dấu chấm tĩnh 32 bit 2.2 Các d ng DSP tầm trung (Midrange DSP processors) Các DSP ở dòng này đạt được hiệu suất cao hơn so với các DSP dòng truyền thống nhờ vào sự kết hợp giữa tăng tốc độ xung clock và áp dụng kiến trúc phức tạp hơn.

Sơ đồ khối DSP TMS32 C54x 6 CBHDKH: TS. Bùi Trọng Tú Xây dựng bộ tính toán PGS. Đinh Đức Anh Vũ Sine và Cosine dựa trên Học viên: Nguyễn Xuân Mỹ lõi xử lý dấu chấm tĩnh 32 bit Dòng DSP tầm trung có khuynh hướng được pipeline thành nhiều tầng hơn so với dòng DSP truyền thống. Ngoài ra, các thành phần phần cứng thường được thêm vào để tăng tốc, chẳng hạn như bộ barrel shifter ho c bộ nhớ cache lệnh.

Ngoài những khác biệt trên, dòng DSP tầm trung có nhiều n t tương tự như dòng truyền thống. Dòng này bao gồm các họ DSP563xx của Motorola và họ TMS320C54x của Texas Instruments.2 thể hiện sơ đồ khối của DSP TMS320C54x. Kiến trúc Harvard sửa đổi được sử dụng. Do vậy, bộ nhớ chương trình và bộ nhớ dữ liệu có không gian riêng biệt và có thể truy cập đồng thời.

Kiến trúc có một bus bộ nhớ chương trình và ba bus bộ nhớ dữ liệu. Tập lệnh có tính chuyên biệt cao.3 Các d ng DSP tru ền thống được mở rộng (Enhanced- Conventional DSP Processors) Để tăng cao hiệu suất hơn nữa, kiến trúc DSP truyền thống được mở rộng bằng cách thêm vào các đơn vị tính toán song song, thường là một bộ nhân và một bộ cộng thứ hai. Để tận dụng sức mạnh phần cứng, tập lệnh được mở rộng để cho ph p nhiều hoạt động được mã hóa trong một câu lệnh duy nhất. Các hoạt động này sẽ được thực hiện song song khi câu lệnh được thực thi.

Các DSP này thường có bus dữ liệu rộng để lấy nhiều dữ liệu hơn trên mỗi chu k xong clock. Bùi Trọng Tú Xây dựng bộ tính toán PGS. Đinh Đức Anh Vũ Sine và Cosine dựa trên Học viên: Nguyễn Xuân Mỹ lõi xử lý dấu chấm tĩnh 32 bit Hình 2. Các đơn vị tính toán và đường bus của DSP truyền thống và m rộng Chúng được gọi là dòng DSP truyền thống được mở rộng bởi vì chúng dựa trên kiến trúc bộ xử lý DSP truyền thống chứ không phải một kiến trúc hoàn toàn mới.3 so sánh các đơn vị tính toán và đường bus của một DSP truyền thống (dòng DSP16xx của Lucent Technologies) và một DSP mở rộng của nó (dòng DSP16xxx của Lucent Technologies).4 Các d ng DSP theo iến tr c Multi-Issue (Multi-Issue Architectures) Dòng DSP truyền thống được mở rộng cải thiện hiệu suất bằng cách cho ph p nhiều hoạt động được mã hóa trong mỗi lệnh, nhưng vẫn theo xu hướng của việc sử dụng phần cứng chuyên biệt với tập lệnh phức tạp.

Do vậy, nó g p số vấn đề tương tự như DSP truyền thống: rất khó để viết chương trình theo ngôn ngữ assembly và rất khó để xây dựng compiler cho kiến trúc này một cách hiệu quả. Với mục tiêu đạt được hiệu suất cao và có thể tận dụng các compiler, một số bộ vi xử lý DSP mới sử dụng kiến trúc song song "multi-issue". Ngược lại với bộ DSP truyền thống và DSP truyền thống mở rộng, nó sử dụng tập lệnh với những câu lệnh rất đơn giản, mỗi câu lệnh thường mã hóa một hoạt động duy nhất. Điều này giúp cho DSP Multi-Issue có thể chạy ở xong clock cao hơn.

Ngoài ra, DSP dòng này thực hiện nhiều tính toán song song bằng cách thực thi một nhóm câu lệnh cùng một lúc. Hai loại của dòng DSP này là VLIW (very long instruction word) và superscalar. Hai loại này có kiến trúc khá giống nhau, khác nhau chủ yếu nằm ở cách nhóm các câu lệnh lại để thực hiện song song. Đa số các bộ xử lý DSP Multi-Issue hiện nay sử dụng phương pháp VLIW.

Các họ DSP theo kiến trúc này gồm có C62x, C64x và C67x của Texas Instruments. Sơ đồ khối của họ C6x được thể hiện ở H NH 2. Kiến trúc này có 8 bộ tính toán: L1, S1, M1, D1, L2, S2, M2 và D2 cho ph p thực hiện tối đa 8 lệnh cùng một lúc. Có hai Register file A và B, 16 thanh ghi đa dụng mỗi Register file, mỗi thanh ghi 32-bit.

Bùi Trọng Tú Xây dựng bộ tính toán PGS. Đinh Đức Anh Vũ Sine và Cosine dựa trên Học viên: Nguyễn Xuân Mỹ lõi xử lý dấu chấm tĩnh 32 bit Tập lệnh của họ này theo kiến trúc RISC (Reduced Instruction Set Computer) với các câu lệnh Load store riêng biệt để truy xuất các thành phần bộ nhớ. Sơ đồ khối của họ DSP TMS C6x 2.2 Lõi DSP 32-bit của đề tài 2.1 Tổng quan về iến tr c VLIW cho l i DSP 32-bit 2.1 Thiết ế iến tr c ở cấp cao Các kiến trúc DSP chủ yếu dựa trên mô hình Harvard, ho c phiên bản nâng cấp của mô hình này, ví dụ như kiến trúc Super-Harvard được thể hiện trong H NH 2. Kiến trúc Harvard bao gồm các bộ nhớ riêng biệt cho dữ liệu và lệnh, cùng các 9 CBHDKH: TS.

Bùi Trọng Tú Xây dựng bộ tính toán PGS. Đinh Đức Anh Vũ Sine và Cosine dựa trên Học viên: Nguyễn Xuân Mỹ lõi xử lý dấu chấm tĩnh 32 bit đường bus riêng biệt để kết nối chúng với lõi DSP. Kiến trúc Harvard có thể được phát triển lên bằng cách thêm vào một vùng bộ nhớ nhỏ có tốc độ nhanh, gọi là bộ nhớ đệm lưu trữ lệnh (instruction cache). Bên cạnh đó, bộ nhớ lệnh (hay bộ nhớ chương trình) có thể lưu trữ đồng thời dữ liệu và lệnh.

Kiến tr c Super-Harvard Các vi xử lý tín hiệu số nhìn chung bao gồm lõi DSP, thành phần điều khiển ngoại vi (peripheral controller), thành phần điều khiển bộ nhớ ngoài (external memory con- troller), bộ quản lý nguồn điện (power management), và một số phần cứng hỗ trợ tăng tốc như lõi FFT (Fast Fourier Transform), lõi DCT (Discrete Cosine Transform), đơn vị truy cập bộ nhớ trực tiếp DMA (Direct Memory Access) như mô tả trong H NH 2. Bùi Trọng Tú Xây dựng bộ tính toán PGS. Đinh Đức Anh Vũ Sine và Cosine dựa trên Học viên: Nguyễn Xuân Mỹ lõi xử lý dấu chấm tĩnh 32 bit Hình 2. Kiến tr c của vi xử lý DSP Nhìn chung, kiến trúc lõi DSP bao gồm hai phần chính: đường điều khiển (Control Path - CP) và đường dữ liệu (Data Path - DP) như trong H NH 2.

Bộ nhớ on-chip nằm bên ngoài lõi DSP chứa bộ nhớ chương trình và hai bộ nhớ dữ liệu (DMX và DMY). Ngoài ra, sẽ có một bộ nhớ đệm (cache) lưu trữ lệnh được tích hợp vào trong nhân DSP. Đường DP sẽ chứa bộ nhớ chương trình, bộ nhớ đệm, đơn vị nạp lệnh, giải mã lệnh và thực thi. Đơn vị thực thi gồm bốn khối chức năng chính: FALU (Arithmetic Logic Unit for Floating-point computation), MAC (Multiplication and Accumulation unit), BALU (Arithmetic Logic Unit for Branching computation) và LSU (Loading/Storing Unit).

Ngoài ra, đường DP cũng bao gồm một tập các thanh ghi (Register File) với 32 thanh ghi đa dụng 32-bit, bus cho thanh ghi, và hỗ trợ một số lệnh tăng tốc. Kiến tr c cấp cao của lõi DSP Đường dữ liệu có thể thực hiện các ph p tính số học (cộng, trừ , nhân, chia), luận lý (and, or, not, ), so sánh (<, >, =, ) và bao gồm 32 thanh ghi đa dụng 32-bit (A0- 11 CBHDKH: TS. Bùi Trọng Tú Xây dựng bộ tính toán PGS. Đinh Đức Anh Vũ Sine và Cosine dựa trên Học viên: Nguyễn Xuân Mỹ lõi xử lý dấu chấm tĩnh 32 bit A15, B0-B15).

Trong mỗi chu k xung clock, đợn vị nạp và giải mã lệnh có thể cung cấp tối đa bốn lệnh cho các đợn vị chức năng xử lý.2 Khối chức năng FALU v ALU Nhằm mục đích tăng khả năng xử lý song song cho lõi DSP, nhóm đã thiết kế hai bộ ALUs cho các mục đích khác nhau. Bộ FALU xử lý các tính toán cho số dấu chấm động (cos, sin, hàm log, hàm mũ, v.