I. Giới thiệu đề tài
Luận văn thạc sĩ này tập trung vào việc hiện thực hệ thống phát hiện tấn công mạng dựa trên bất thường trong mạng và triển khai trên FPGA. Đề tài nhằm giải quyết các vấn đề về an ninh mạng bằng cách sử dụng phần cứng FPGA để tăng tốc độ xử lý và đáp ứng yêu cầu thời gian thực. Hệ thống phát hiện tấn công mạng dựa trên bất thường được thiết kế để phát hiện các loại tấn công mới, đặc biệt là các tấn công Zero-day, mà các hệ thống dựa trên so trùng mẫu không thể phát hiện được.
1.1. Tính cấp thiết của đề tài
Với sự gia tăng của các hình thức tấn công mạng, việc phát hiện các bất thường trong mạng trở nên cấp thiết. Các hệ thống hiện tại thường chậm trong việc phát hiện các tấn công mới do khối lượng tính toán lớn. FPGA được chọn làm nền tảng để tối ưu hóa tốc độ xử lý và giảm thời gian phát hiện tấn công.
1.2. Mục tiêu và giới hạn
Mục tiêu chính của đề tài là xây dựng phần lõi của hệ thống phát hiện tấn công mạng dựa trên bất thường trong mạng và triển khai trên board NetFPGA. Đề tài giới hạn trong việc sử dụng tập dữ liệu KDD99 để huấn luyện và kiểm tra hệ thống.
II. Cơ sở lý thuyết
Phần này trình bày các phương pháp phát hiện tấn công và kiến trúc FPGA. Hệ thống phát hiện tấn công mạng thường được chia thành hai loại: dựa trên so trùng mẫu và dựa trên bất thường trong mạng. FPGA được sử dụng để tối ưu hóa tốc độ xử lý và giảm thời gian phát hiện tấn công.
2.1. Kiến trúc hệ thống phát hiện tấn công
Hệ thống phát hiện tấn công thường bao gồm các khối chức năng như E-box (thu thập dữ liệu), A-box (phân tích dữ liệu), và R-box (phản hồi). FPGA được sử dụng để tăng tốc độ xử lý trong khối A-box.
2.2. Phương pháp phát hiện bất thường
Các phương pháp phát hiện bất thường trong mạng bao gồm phân tích lưu lượng mạng, xử lý tín hiệu số, và thuật toán phát hiện bất thường. FPGA được sử dụng để tối ưu hóa các thuật toán này.
III. Hiện thực hệ thống
Phần này mô tả quá trình hiện thực hệ thống phát hiện tấn công mạng trên FPGA. Hệ thống được thiết kế dựa trên cây quyết định và sử dụng tập dữ liệu KDD99 để huấn luyện và kiểm tra. FPGA được sử dụng để tối ưu hóa tốc độ xử lý và giảm thời gian phát hiện tấn công.
3.1. Thiết kế hệ thống
Hệ thống được thiết kế với 5 cây quyết định, mỗi cây sử dụng 41 thuộc tính của kết nối mạng. FPGA được sử dụng để tối ưu hóa quá trình xử lý và giảm thời gian phát hiện tấn công.
3.2. Kết quả thực nghiệm
Hệ thống đạt được tỷ lệ phát hiện tấn công chính xác trên 90% và tỷ lệ cảnh báo sai dưới 1%. FPGA đã chứng minh hiệu quả trong việc tăng tốc độ xử lý và giảm thời gian phát hiện tấn công.
IV. Đánh giá và ứng dụng
Luận văn thạc sĩ này đã chứng minh hiệu quả của việc sử dụng FPGA trong hệ thống phát hiện tấn công mạng dựa trên bất thường trong mạng. Hệ thống có tiềm năng ứng dụng trong các môi trường mạng yêu cầu tốc độ xử lý cao và khả năng phát hiện tấn công mới.
4.1. Giá trị thực tiễn
Hệ thống có thể được triển khai trong các mạng doanh nghiệp để phát hiện các tấn công mới và giảm thiểu rủi ro an ninh. FPGA cung cấp giải pháp hiệu quả cho việc tối ưu hóa tốc độ xử lý.
4.2. Hướng phát triển
Trong tương lai, hệ thống có thể được mở rộng để hỗ trợ nhiều loại tấn công hơn và tích hợp với các công nghệ bảo mật mạng hiện đại như AI và machine learning.
