Nghiên cứu cải tiến IPSec trên nền tảng FPGA trong luận văn thạc sĩ kỹ thuật điện tử

Luận văn thạc sĩ kỹ thuật phân tích kỹ thuật điện tử nghiên cứu cải tiến ipsec trên nền tảng fpga, đánh giá thực trạng, chỉ ra hạn chế, đề xuất giải pháp khả thi cho thực tiễn.

• Tác giả: Võ Ngọc Hiệu
• Người hướng dẫn: PGS.TS Hoàng Trang
• Trường học: Đại học Bách Khoa - ĐHQG TP. HCM
• Chuyên ngành: Kỹ Thuật Điện Tử
• Đề tài: Nghiên Cứu, Cải Tiến IPSec Trên Nền Tảng FPGA
• Loại tài liệu: luận văn thạc sĩ
• Năm xuất bản: 2020
• Địa điểm: TP. Hồ Chí Minh

Mục lục chi tiết

• LỜI CẢM ƠN
• TÓM TẮT LUẬN VĂN
• ABSTRACT
• LỜI CAM ĐOAN
• DANH SÁCH HÌNH MINH HỌA
• DANH SÁCH BẢNG SỐ LIỆU
• DANH SÁCH TỪ VIẾT TẮT
• DANH SÁCH KÝ HIỆU MỘT SỐ HÀM TRONG ĐỀ TÀI
• 1. CHƯƠNG 1: MỞ ĐẦU
• 1.1. Đặt vấn đề
• 1.2. Đối tượng và phạm vi nghiên cứu
• 1.2.1. Đối tượng nghiên cứu
• 1.2.2. Phạm vi nghiên cứu
• 1.3. Mục tiêu và nội dung đề tài
• 1.4. Bố cục của luận văn
• 2. CHƯƠNG 2: GIỚI THIỆU
• 2.1. Sơ lược về IPSec
• 2.1.1. Tổng quan về lịch sử của IPSec
• 2.1.2. Tổng quan về chức năng của IPSec
• 2.2. Hoạt động chung, các thành phần và giao thức của IPSec
• 2.2.1. Giao thức cốt lõi IPSec
• 2.2.2. Chế độ hoạt động của IPSec
• 2.2.3. Vai trò và lợi ích của IPSec
• 2.3. Ưu điểm và tính ứng dụng của IPSec
• 2.3.1. Ưu điểm của IPSec
• 2.3.2. Một số ứng dụng của IPSec
• 2.3.3. Khuyết điểm của IPSec
• 3. CHƯƠNG 3: TÌNH HÌNH NGHIÊN CỨU TRONG VÀ NGOÀI NƯỚC
• 3.1. Đánh giá tình hình bảo mật hiện tại
• 3.2. Bảo mật cơ sở hạ tầng mạng
• 3.3. Yêu cầu cho một ứng dụng bảo mật thành công
• 3.4. Một số đề tài nghiên cứu ngoài nước tham khảo cho luận văn
• 3.4.1. Thực hiện bộ giao thức IPSec cho mạng multigigabits trên FPGA
• 3.4.2. Khảo sát so sánh việc thực hiện các thuật toán mã hóa hiệu suất cao trên FPGA
• 4. CHƯƠNG 4: CƠ SỞ LÝ THUYẾT
• 4.1. Giới thiệu AES
• 4.1.1. Tổng quan về giải thuật AES
• 4.1.2. Cấu trúc AES
• 4.2. Galois Counter Mode (GCM)
• 4.2.1. Giới thiệu GCM
• 4.2.2. Các yếu tố của GCM
• 4.2.3. Các phép biến đổi toán của GCM
• 4.2.4. AES-GCM Specifications
• 4.2.5. AES – GCM dual core
• 4.3. Giới thiệu kiến trúc IPSec dựa trên nền tảng FPGA
• 4.3.1. Khảo sát cấu hình của FPGA
• 4.3.2. Khảo sát hiệu năng của IPSec AES -GCM thực hiện trên các FPGA tham khảo
• 4.4. Các kiểu kiến trúc bảo mật xây dựng trên nền tảng IPSec
• 4.4.1. Kiến trúc lookaside
• 4.4.2. Kiến trúc flow-through
• 4.4.3. So sánh cấu trúc IPSec
• 4.4.4. Phân tích hiệu năng và chi phí
• 4.5. Định dạng gói dữ liệu ESP
• 4.5.1. Định dạng gói dữ liệu IPv4 ESP
• 4.5.2. Định dạng gói dữ liệu IPv6 ESP
• 5. CHƯƠNG 5: THIẾT KẾ VÀ THỰC HIỆN
• 5.1. Quy trình thiết kế
• 5.2. Thiết kế RTL (Register Transfer Level)
• 5.2.1. Thiết kế FIFO
• 5.3. Định dạng gói
• 5.3.1. Định dạng gói IPv4 ESP
• 5.3.2. Định dạng gói IPv6
• 5.3.3. Định dạng gói mà thuật toán yêu cầu
• 5.4. Nền tảng FPGA
• 5.4.1. Các thông số cơ bản của Kit
• 5.5. Kết quả thực hiện
• 5.5.1. Tổng hợp và mô phỏng trên VCS
• 5.5.2. Kết quả mô phỏng
• 5.5.3. Tổng hợp và chạy thử trên FPGA
• 5.5.4. Phân tích hiệu năng
• 6. CHƯƠNG 6: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
• 6.1. Kết luận
• 6.2. Hướng phát triển
• TÀI LIỆU THAM KHẢO
• Phụ lục 1: Tcl tạo test bench
• Phụ lục 2: Mẫu test case ví dụ từ Cisco sử dụng cho mô phỏng trong đề tài

Tóm tắt

I. Giới thiệu về IPSec

IPSec (Internet Protocol Security) là một bộ giao thức bảo mật được thiết kế để bảo vệ dữ liệu truyền qua mạng IP. IPSec cung cấp tính năng mã hóa và xác thực cho các gói dữ liệu, giúp đảm bảo an toàn cho thông tin trong môi trường mạng. Trong bối cảnh hiện tại, với sự gia tăng các mối đe dọa từ tấn công mạng, việc áp dụng IPSec trở nên cần thiết hơn bao giờ hết. Luận văn này nghiên cứu về cải tiến IPSec trên nền tảng FPGA, nhằm nâng cao hiệu suất và bảo mật cho các ứng dụng mạng. Việc áp dụng FPGA cho phép thực hiện các thuật toán mã hóa một cách hiệu quả hơn, đồng thời giảm thiểu độ trễ trong quá trình truyền tải dữ liệu. Theo một số nghiên cứu, IPSec được coi là một trong những giải pháp bảo mật mạng hiệu quả, đặc biệt trong các lĩnh vực như thương mại điện tử và tài chính. Những ưu điểm nổi bật của IPSec bao gồm khả năng bảo vệ toàn bộ gói IP và tính linh hoạt trong việc triển khai.

II. Cấu trúc và hoạt động của IPSec

Cấu trúc của IPSec bao gồm hai chế độ hoạt động chính: chế độ truyền tải và chế độ đường hầm. Chế độ truyền tải chỉ mã hóa dữ liệu trong gói IP, trong khi chế độ đường hầm mã hóa toàn bộ gói IP, bao gồm cả tiêu đề. IPSec sử dụng hai giao thức cốt lõi: AH (Authentication Header) và ESP (Encapsulating Security Payload). AH cung cấp tính năng xác thực, trong khi ESP cung cấp cả tính năng mã hóa và xác thực. Việc áp dụng các giao thức này giúp bảo vệ tính toàn vẹn và bảo mật của dữ liệu truyền tải. Hệ thống IPSec có thể được triển khai trên nhiều nền tảng khác nhau, bao gồm cả phần mềm và phần cứng. Sự kết hợp giữa FPGA và IPSec cho phép thực hiện các thuật toán mã hóa như AES (Advanced Encryption Standard) một cách hiệu quả hơn, từ đó cải thiện hiệu suất mạng tổng thể.

III. Ứng dụng của IPSec trong thực tiễn

IPSec được ứng dụng rộng rãi trong các lĩnh vực như mạng riêng ảo (VPN), nơi nó cung cấp một lớp bảo mật cho việc truyền tải dữ liệu giữa các điểm. Các tổ chức tài chính và ngân hàng cũng áp dụng IPSec để bảo vệ thông tin nhạy cảm của khách hàng. Một số nghiên cứu cho thấy rằng việc sử dụng IPSec có thể giảm thiểu rủi ro từ các cuộc tấn công mạng, đồng thời đảm bảo tính bảo mật cho các giao dịch trực tuyến. Hơn nữa, với sự phát triển của công nghệ FPGA, việc tích hợp IPSec vào các thiết bị phần cứng giúp tăng cường khả năng xử lý và giảm thiểu độ trễ, từ đó nâng cao trải nghiệm người dùng. Các ứng dụng thực tiễn của IPSec không chỉ giới hạn trong lĩnh vực tài chính mà còn mở rộng sang các lĩnh vực khác như y tế và giáo dục, nơi mà bảo mật thông tin là ưu tiên hàng đầu.

IV. Nghiên cứu và phát triển giải thuật mã hóa trên FPGA

Luận văn tập trung vào việc nghiên cứu và phát triển giải thuật mã hóa AES-GCM trên nền tảng FPGA. Giải thuật AES (Advanced Encryption Standard) là một trong những phương pháp mã hóa phổ biến nhất hiện nay, và khi kết hợp với chế độ GCM (Galois/Counter Mode), nó cung cấp khả năng mã hóa và xác thực dữ liệu một cách hiệu quả. Việc triển khai AES-GCM dual core trên FPGA không chỉ giúp tăng tốc quá trình mã hóa mà còn cải thiện thông lượng hệ thống. Nghiên cứu cho thấy rằng việc sử dụng hai nhân AES đồng thời có thể nâng cao hiệu suất lên đáng kể so với các giải pháp truyền thống. Điều này mở ra khả năng ứng dụng IPSec trong các thiết bị mạng bảo mật với yêu cầu cao về hiệu suất và độ bảo mật.

V. Kết luận và hướng phát triển

Luận văn đã chỉ ra rằng việc cải tiến IPSec trên nền tảng FPGA không chỉ giúp nâng cao hiệu suất mà còn đảm bảo tính bảo mật cho các ứng dụng mạng. Nghiên cứu này mở ra hướng phát triển mới cho việc thiết kế các thiết bị bảo mật như router hỗ trợ IPSec. Các kết quả thực nghiệm cho thấy rằng thiết kế đã đạt được hiệu suất tốt, đáp ứng được yêu cầu bảo mật trong môi trường mạng hiện đại. Trong tương lai, cần tiếp tục nghiên cứu để tối ưu hóa hơn nữa các giải thuật mã hóa trên FPGA, cũng như mở rộng ứng dụng của IPSec trong các lĩnh vực khác nhau, từ đó góp phần nâng cao an ninh mạng toàn cầu.

Nội dung chính

Tổng quan nghiên cứu

Bối cảnh an ninh mạng toàn cầu đang đối mặt với những thách thức chưa từng có khi thiệt hại trung bình do tội phạm mạng gây ra đạt 350.424 USD mỗi vụ theo báo cáo từ Viện An ninh Máy tính CSI, tăng mạnh so với mức 168.000 USD của giai đoạn trước đó. Sự bùng nổ của các cuộc tấn công từ chối dịch vụ phân tán DoS cùng các loại mã độc có khả năng lây nhiễm hơn 250.000 hệ thống máy chủ chỉ trong 9 giờ (điển hình như sâu máy tính CodeRed) đã đặt cơ sở hạ tầng mạng vào tình trạng báo động đỏ. Trong cấu trúc mạng hiện đại, bộ giao thức Bảo mật Giao thức Internet (IPSec) đóng vai trò là giải pháp nền tảng tại tầng mạng (Network Layer) để thiết lập các kênh truyền riêng ảo VPN an toàn. Tuy nhiên, các giải pháp IPSec thuần phần mềm trên CPU truyền thống thường chịu hiện tượng nghẽn cổ chai nghiêm trọng, chỉ đạt thông lượng vài chục Mbit/s và phải tiêu tốn hơn 10 lõi xử lý máy chủ mới chạm mức 1 Gbit/s.

Luận văn thạc sĩ chuyên ngành Kỹ thuật Điện tử với đề tài "Nghiên cứu, cải tiến IPSec trên nền tảng FPGA" được thực hiện bởi tác giả Võ Ngọc Hiệu dưới sự hướng dẫn khoa học của PGS.TS Hoàng Trang tại Trường Đại học Bách Khoa – Đại học Quốc gia TP. Hồ Chí Minh trong giai đoạn từ ngày 11/01/2020 đến ngày 22/08/2020. Mục tiêu trọng tâm của nghiên cứu là thiết kế, xây dựng và tối ưu hóa một lõi sở hữu trí tuệ (IP Core) phần cứng thực thi thuật toán mã hóa xác thực AES-GCM 128-bit cải tiến với cấu trúc nhân đôi (AES-GCM dual core) trên nền tảng chip FPGA Aller Artix-7 M-2 hoạt động ở tần số 100 MHz. Công trình giải quyết triệt để nút thắt xử lý dữ liệu, nâng cao thông lượng truyền dẫn, giảm thiểu độ trễ và mở ra hướng ứng dụng thực tiễn trong việc chế tạo các thiết bị định tuyến router bảo mật chuyên dụng cho lĩnh vực ngân hàng, tài chính và thương mại điện tử.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng trên hệ thống lý thuyết chuẩn hóa quốc tế của tổ chức IETF về kiến trúc bảo mật IPSec, bao gồm RFC 2401 mô tả kiến trúc tổng thể, RFC 2402 quy định tiêu đề xác thực AH và RFC 2406 định nghĩa giao thức đóng gói bảo mật ESP ở cả hai chế độ vận hành Transport Mode và Tunnel Mode. Về thuật toán mật mã khối, luận văn áp dụng Tiêu chuẩn Mã hóa Nâng cao AES theo chuẩn FIPS PUB 197 của Viện Tiêu chuẩn và Công nghệ Quốc gia Hoa Kỳ NIST. Cấu trúc AES xử lý các khối dữ liệu 128 bit với các không gian khóa 128 bit (10 vòng lặp), 192 bit (12 vòng lặp) và 256 bit (14 vòng lặp), trải qua 4 phép biến đổi trạng thái cốt lõi: SubBytes (thay thế phi tuyến dựa trên nghịch đảo trường Galois GF(2^8) kết hợp ánh xạ affine), ShiftRows (hoán vị mảng byte), MixColumns (nhân ma trận tuyến tính) và AddRoundKey (cộng khóa vòng).

Nhằm dung hợp chức năng mã hóa bảo mật và xác thực toàn vẹn dữ liệu trong cùng một chu trình xử lý duy nhất, nghiên cứu tích hợp chế độ đếm Galois (Galois/Counter Mode - GCM) theo chuẩn NIST SP 800-38D. Cấu trúc GCM kết hợp giữa hàm đếm GCTR để bảo mật và hàm băm GHASH thực hiện các phép nhân trên trường hữu hạn GF(2^128) để sinh mã xác thực thông điệp Tag. Điểm đột phá lý thuyết của luận văn là giải thuật cải tiến AES-GCM dual core, vận hành đồng thời 2 nhân AES cipher song song nhằm nhân đôi khả năng xử lý khối dữ liệu, xóa bỏ độ trễ của các phép tính tuần tự trong chuẩn đơn nhân cũ.

Phương pháp nghiên cứu

Nghiên cứu sử dụng phương pháp thiết kế phần cứng vi mạch số ở cấp độ chuyển thanh ghi RTL (Register Transfer Level) bằng ngôn ngữ mô tả phần cứng Verilog HDL. Quy trình phân tích và kiểm chứng chức năng được thực hiện nghiêm ngặt trên môi trường mô phỏng Synopsys VCS thông qua hệ thống testbench tự động hóa, kiểm tra từng dạng sóng tín hiệu và chuyển đổi trạng thái của máy FSM. Quá trình tổng hợp logic, tối ưu hóa đường truyền dữ liệu (datapath), gán chân và phân tích định thời tĩnh STA được tiến hành trên phần mềm Xilinx Vivado với phần cứng đích là kit FPGA Aller Artix-7 M-2.

Bộ dữ liệu kiểm thử được trích xuất từ các mẫu test case chuẩn mực của Cisco Systems và tài liệu RFC tiêu chuẩn, bao gồm 100% các kịch bản kiểm tra vector mật mã. Phương pháp chọn mẫu kích cỡ gói tin đa tầng được áp dụng dựa trên 3 kích thước đại diện của lưu lượng mạng thực tế: gói nhỏ 64 bytes (đại diện cho gói điều khiển), gói trung bình 240 bytes (gói dữ liệu tương tác) và gói lớn 1500 bytes (kích thước truyền dẫn tối đa chuẩn Ethernet MTU). Việc lựa chọn phương pháp phân tích thực nghiệm so sánh đa kích thước gói cho phép đo lường chính xác các thông số giới hạn về tần số Fmax, thông lượng đường truyền (Mbit/s), số chu kỳ trễ (clock cycles), tỷ lệ suy hao tài nguyên Logic Slices và công suất tiêu thụ điện năng.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Lõi IP AES-GCM dual core 128-bit đã được tổng hợp thành công và hoạt động chính xác tuyệt đối trên bo mạch FPGA Aller Artix-7 M-2 tại tần số xung nhịp danh định 100 MHz, tạo ra mã xác thực Tag 128-bit hoàn toàn trùng khớp với kết quả mẫu kiểm thử của Cisco.

Thứ nhất, về độ trễ xử lý (latency), cấu trúc 2 nhân AES song song giúp rút ngắn thời gian xử lý gói tin từ 30% đến gần 50% so với cấu trúc đơn nhân truyền thống khi kích thước dữ liệu tăng từ 64 bytes lên 1500 bytes.

Thứ hai, về thông lượng hệ thống (throughput), hiệu năng đạt được tỷ lệ thuận với dung lượng gói tin: ở gói 64 bytes thông lượng duy trì ở mức ổn định, và khi xử lý gói 1500 bytes, thông lượng của kiến trúc dual core đạt mức tăng trưởng vượt bậc, cao gấp 1,8 đến 2,0 lần so với phiên bản đơn nhân tiêu chuẩn.

Thứ ba, báo cáo phân tích định thời (timing report) trên Vivado xác nhận thiết kế đạt độ ổn định cao với chỉ số setup time slack và hold time slack đều mang giá trị dương, không xảy ra xung đột xung nhịp ở mức 100 MHz.

Thứ tư, về mặt tài nguyên phần cứng, thiết kế tối ưu hóa diện tích chiếm dụng với tỷ lệ sử dụng bảng tra LUTs, thanh ghi Flip-Flop và bộ nhớ khối BRAM ở mức rất thấp, công suất tiêu thụ ước tính dưới 1,5 Watt, phù hợp hoàn hảo cho việc nhúng vào các thiết bị mạng công nghiệp.

Thảo luận kết quả

Hiệu năng vượt trội của thiết kế bắt nguồn từ nguyên lý vận hành song song của bộ điều khiển trung tâm, cho phép 2 khối AES cipher nạp và tính toán đồng thời 2 khối dữ liệu 128-bit độc lập trong cùng một nhịp xử lý của bộ đếm GCTR. Điều này giúp đường truyền dữ liệu (data path) luôn được lấp đầy, hạn chế tối đa số chu kỳ nhàn rỗi (idle cycles).

Khi so sánh với các công bố khoa học quốc tế tiêu biểu như nghiên cứu của Korona (2017) trên FPGA Altera Stratix V (đạt thông lượng 2598,9 Mbit/s cho chế độ AES-CBC với 6 mô-đun mã hóa tốn 44% tài nguyên logic) hay khảo sát của Skytta (2005), kiến trúc AES-GCM dual core trong luận văn thể hiện tỷ lệ thông lượng trên diện tích tài nguyên (Throughput per Slice) tối ưu hơn rõ rệt. Chế độ GCM loại bỏ hoàn toàn nút thắt tính toán băm SHA-1 vốn chiếm tới 86% tổng thời gian xử lý (685 trên 794 chu kỳ) trong các hệ thống cũ dùng HMAC.

Toàn bộ dữ liệu thực nghiệm trong luận văn được mô tả minh bạch thông qua các bảng đối chuẩn chi tiết và biểu đồ phân tích kỹ thuật: biểu đồ dạng sóng mô phỏng trên Synopsys VCS minh chứng tính chính xác của dữ liệu ngõ ra, bảng phân bổ tài nguyên phần cứng Logic Slice/Power Report trên Vivado, cùng hệ thống đồ thị biểu diễn mối tương quan phi tuyến giữa kích thước gói tin và tốc độ xử lý thực tế.

Đề xuất và khuyến nghị

1. Triển khai tích hợp kiến trúc xử lý dòng trực tiếp (Flow-through Architecture) thay thế cho mô hình Lookaside trên các cổng bảo mật gateway và router biên, hướng tới mục tiêu nâng thông lượng xử lý thời gian thực đạt ngưỡng trên 10 Gbit/s trong lộ trình từ 6 đến 12 tháng, do đội ngũ kỹ sư thiết kế phần cứng mạng phụ trách.
2. Mở rộng và nâng cấp lõi IP để hỗ trợ linh hoạt các không gian khóa bảo mật cấp cao 192-bit và 256-bit theo khuyến nghị của Cơ quan An ninh Quốc gia Hoa Kỳ NSA, đặt mục tiêu hoàn thành trong 3 đến 6 tháng bởi các chuyên gia an toàn thông tin và kỹ sư vi mạch.
3. Chuyển đổi thiết kế từ nền tảng mẫu FPGA sang vi mạch chuyên dụng ASIC hoặc tích hợp vào hệ thống trên chip SoC cho thiết bị nhúng, nhằm cắt giảm tối thiểu 40% diện tích đế silicon và tiết kiệm hơn 50% điện năng tiêu thụ trong chu kỳ 12 đến 18 tháng, do các nhà sản xuất thiết bị gốc OEM chủ trì.
4. Xây dựng bộ quy chuẩn kiểm thử tự động hóa liên tục (Automated Test Suite) mở rộng với hơn 1.000 test case bao phủ toàn bộ các trường hợp biên và tấn công tái phát (Anti-replay attacks), triển khai trong thời hạn 2 đến 4 tháng dưới sự giám sát của bộ phận đảm bảo chất lượng QA/QC.

Đối tượng nên tham khảo luận văn

1. Kỹ sư thiết kế vi mạch bán dẫn và lập trình viên FPGA: Học hỏi phương pháp tối ưu hóa đường dữ liệu RTL 128-bit, cách thiết kế máy trạng thái FSM tốc độ cao và kỹ thuật xử lý song song thuật toán mật mã trên ngôn ngữ Verilog HDL.
2. Kiến trúc sư an ninh mạng và chuyên gia bảo mật hệ thống: Ứng dụng quy chuẩn đóng gói ESP theo RFC 2406 và cơ chế mã hóa xác thực AES-GCM để xây dựng hạ tầng mạng riêng ảo VPN bảo mật cấp doanh nghiệp và cơ quan chính phủ.
3. Nhà sản xuất thiết bị mạng viễn thông và định tuyến phần cứng: Tiếp cận mô hình thiết kế bộ tăng tốc phần cứng chi phí thấp, tối ưu công suất tiêu thụ để tích hợp vào các dòng sản phẩm router bảo mật thế hệ mới.
4. Giảng viên, học viên cao học và sinh viên ngành Điện tử - Viễn thông: Sử dụng như một tài liệu học thuật mẫu mực về quy trình hiện thực hóa giải thuật mã hóa từ lý thuyết toán học đại số trừu tượng đến mô phỏng trên Synopsys VCS và kiểm chứng trên bo mạch thực nghiệm.

Câu hỏi thường gặp

Tại sao nên triển khai IPSec trên nền tảng phần cứng FPGA thay vì phần mềm trên CPU? Triển khai trên FPGA mang lại khả năng xử lý song song thực sự ở cấp độ phần cứng, loại bỏ độ trễ do chuyển đổi ngữ cảnh hệ điều hành và ngắt CPU. Trong khi phần mềm cần hơn 10 lõi xử lý để đạt thông lượng 1 Gbit/s, FPGA đạt hiệu năng tương đương hoặc cao hơn ở xung nhịp chỉ 100 MHz với mức tiêu thụ điện năng chỉ khoảng 1,5 Watt.

Thuật toán AES-GCM vượt trội hơn cấu hình AES-CBC kết hợp HMAC-SHA1 ở những điểm nào? AES-GCM là giải thuật mã hóa xác thực kết hợp (AEAD) thực hiện đồng thời bảo mật và xác thực trong một lần quét dữ liệu duy nhất. Cấu hình này giúp giảm hơn 50% số chu kỳ tính toán, loại bỏ hoàn toàn nút thắt cổ chai của hàm băm SHA-1 vốn chiếm tới 86% tổng thời gian xử lý của hệ thống IPSec truyền thống.

Cơ chế AES-GCM dual core mang lại lợi ích cụ thể gì cho lưu lượng mạng? Kiến trúc dual core vận hành 2 khối mã hóa AES 128-bit song song, cho phép chia đôi luồng dữ liệu đầu vào. Nhờ đó, hệ thống rút ngắn từ 30% đến 50% độ trễ truyền gói tin và tăng gần gấp 2 lần thông lượng trên các gói tin dung lượng 1500 bytes so với thiết kế đơn nhân tiêu chuẩn.

Bo mạch FPGA Aller Artix-7 M-2 đáp ứng yêu cầu thực thi của đề tài như thế nào? Chip Xilinx Artix-7 trên bo mạch cung cấp đầy đủ các khối logic slices, Flip-Flops và bộ nhớ BRAM tốc độ cao, đảm bảo hệ thống vận hành trơn tru ở tần số 100 MHz với độ trễ tối thiểu, đáp ứng hoàn hảo yêu cầu khắt khe của một router bảo mật nhúng chuyên dụng.

Thiết kế trong luận văn có thể tương thích với giao thức IPv6 không? Thiết kế hoàn toàn tương thích với cả IPv4 và IPv6. Do giao thức bảo mật IPSec ESP hoạt động độc lập tại tầng mạng và chỉ mã hóa phần payload hoặc toàn bộ gói tin IP gốc, lõi IP phần cứng AES-GCM dual core xử lý đồng nhất định dạng dữ liệu cho cả hai chuẩn giao thức.

Kết luận

• Luận văn đã thiết kế và hiện thực hóa thành công lõi IP mã hóa xác thực AES-GCM 128-bit đạt chuẩn quốc tế IPSec trên nền tảng phần cứng vi mạch số.
• Đột phá với giải pháp kiến trúc AES-GCM dual core, giúp tăng gấp đôi thông lượng xử lý và giảm gần 50% độ trễ cho các gói tin chuẩn kích thước 1500 bytes.
• Hoàn thiện trọn vẹn quy trình thiết kế RTL bằng Verilog HDL, kiểm chứng chính xác 100% dạng sóng trên Synopsys VCS và tổng hợp thành công trên FPGA Aller Artix-7 M-2 ở tần số 100 MHz.
• Tối ưu hóa vượt bậc việc phân bổ tài nguyên phần cứng, duy trì mức tiêu thụ công suất dưới 1,5 Watt và đảm bảo các ràng buộc định thời tĩnh STA khắt khe.
• Đóng góp một giải pháp công nghệ giá trị cao, sẵn sàng chuyển giao cho việc chế tạo thiết bị định tuyến router bảo mật "Make in Vietnam".

Lộ trình phát triển tiếp theo trong 6 đến 12 tháng tới sẽ tập trung vào việc mở rộng không gian khóa lên 256-bit và thử nghiệm trực tiếp trên môi trường mạng diện rộng WAN. Các nhà nghiên cứu, kỹ sư và doanh nghiệp quan tâm có thể khai thác tài liệu này để triển khai giải pháp tăng tốc phần cứng bảo mật thế hệ mới ngay hôm nay.

Trích đoạn nội dung tài liệu

Mở đầu Chương này trình bày các phần đặt vấn đề, đối tượng và phạm vi nghiên cứu, mục tiêu và nội dung của đề tài và bố cục luận văn Chương 2: Giới thiệu Chương này trình bày sơ lược về chuẩn IPSec, các giao thức cốt lõi của chuẩn IPSec cũng như ưu, nhược điểm và các ứng dụng trong thực tế của IPSec. Chương 3: Tình hình nghiên cứu trong và ngoài nước Chương này đánh giá tình hình bảo mật mạng hiện nay, tóm tắt các đề tài nghiên cứu ngoài nước làm cơ sở cho việc tham khảo và chọn giải thuật của luận văn Chương 4: Cơ sở lý thuyết Chương này trình bày lý thuyết bảo mật, trong đó có 2 nội dung chính là AES và GCM để kết hợp tạo thành giải thuật AES-GCM theo chuẩn. Đồng thời, trình bày giải thuật mới sử dụng 2 nhân AES gọi là AES-GCM dual core. Chương cũng trình bày các kiểu kiến trúc bảo mật và định dạng gói dữ liệu ESP khác nhau.

Chương 5: Thiết kế và thực hiện Chương này trình bày quy trình thiết kế lõi IP. Chi tiết việc thiết kế đường dữ liệu (data-path) và máy trạng thái. Thực hiện kết quả trên phần mềm mô phỏng VCS và tổng hợp trên FPGA. Tiến hành phân tích hiệu năng dựa trên kết quả thu dược từ VCS và FPGA.

Chương 6: Kết luận và hướng phát triển Chương này trình bày những kết quả đạt được của đề tài và hướng phát triển cho đề tài. Chương 7: Tài liệu tham khảo Chương này trình bày các tài liệu tham khảo sử dụng trong luận văn. Chương 8: Phụ lục Các test bench và mẫu test case chuẩn phục vụ cho việc kiểm tra chức năng của thiết kế. 2 Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang 2 GIỚI THIỆU 2.1 Sơ lược về IPSec Một trong những điểm yếu của chuẩn IP nguyên bản là thiếu cơ chế đa năng cho phép việc đảm bảo tính xác thực và tính riêng tư của dữ liệu được truyền qua mạng.

Vì dữ liệu IP phải được định tuyến giữa hai thiết bị trên các mạng không xác định, nên bất kì thông tin nào giao tiếp trong đó đều có thể bị chặn và thậm chí là có thể thay đổi. Với việc mạng internet ngày càng đóng vai trò quan trọng thì việc cải tiến bảo mật là cần thiết. Giao thức “IP Security” hay IPSec đã được phát triển, chương này sẽ mô tả ngắn gọn về các khái niệm và giao thức IPSec bao gồm lịch sử phát triển, công nghệ và định nghĩa của các tiêu chuẩn của bộ IPSec.1 Tổng quan về lịch sử của IPSec Vấn đề lớn với phiên bản IP gốc (IPv4) là sự giới hạn không gian địa chỉ. Tình trạng này phát sinh do sự mở rộng và phát triển nhanh chóng của mạng Internet toàn cầu vượt quá mong đợi của con người khi IPv4 được phát minh.

Người ta đã không tính đến sự bùng nổ của Internet như hiện nay. Và hiện tại nó đã dẫn đến một vấn đề khác lớn hơn: thiếu phương tiện để đảm bảo an ninh trên mạng nội bộ IP [1]. Một số phương pháp đã phát triển qua nhiều năm để giải quyết nhu cầu về bảo mật. Hầu hết trong số này đều tập trung ở những lớp cao trong sơ đồ OSI 7 lớp để bù đắp cho sự thiếu bảo mật của IP.

Những giải pháp này chỉ có giá trị tình huống nhất định, nhưng chúng không dễ dàng để tổng quát hóa cho toàn bộ thiết bị và ứng dụng bởi vì chúng đặc biệt khác nhau cho các ứng dụng. Ví dụ: chúng ta có thể sử dụng lớp cổng bảo mật – Secure Sockets Layer (SSL) cho một số ứng dụng nhất định như truy cập “World Wide Web” hoặc giao thức truyền tệp – File Transfer Protocol (FTP), nhưng có rất nhiều các ứng dụng khác mà loại bảo mật này không thể làm việc được [1]. Do đó, điều thật sự cần thiết là một giải pháp cho phép bảo mật ở cấp độ IP, các giao thức lớp cao hơn trong TCP/IP có thể tận dụng được lợi thế của nó. Khi quyết định tạo ra chuẩn IP mới (IPv6), sự thiếu bảo mật như IPv4 vẫn chưa được khắc phục triệt để và đây là cơ hội vàng để IPSec giải quyết vấn đề bảo mật.

Công nghệ bảo mật mới được phát triển với IPv6, nhưng do mất nhiều năm để phát triển và triển khai, và nhu cầu bảo mật hiện nay, thì giải pháp được thiết kế để có thể sử dụng cho cả IPv4 và IPv6 [1]. Công nghệ mang lại sự an toàn, bảo mật trong giao tiếp mạng IP được gọi là “IP Security”, viết tắt là IPSec hay IPSEC.2 Tổng quan về chức năng của IPSec IPSec không phải là một giao thức đơn lẻ mà là một tập hợp các dịch vụ và giao thức cung cấp một giải pháp bảo mật hoàn chỉnh cho mạng IP. Những dịch vụ và giao thức kết hợp để cung cấp tính bảo mật cho hệ thống. Vì IPSec hoạt động ở lớp IP (hay lớp Network), nên nó có thể cung cấp các biện pháp bảo vệ này cho mọi ứng dụng hoặc giao thức TCP/IP lớp cao hơn mà không cần các phương pháp bảo mật bổ sung, đó là một lợi thế chính của phương pháp này so với các phương pháp khác [1].

Một số loại bảo mật cung cấp bởi IPSec bao gồm: - Mã hóa dữ liệu người dùng để bảo mật. 3 Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang - Xác thực tính toàn vẹn của tin nhắn để đảm bảo rằng nó không bị thay đổi trên đường truyền. - Bảo vệ trước sự tấn công mạng, chẳng hạn như tấn công lặp lại (replay attack). - Thiết bị bảo mật có khả năng trao đổi các thuật toán bảo mật và khóa cần thiết để đáp ứng nhu cầu bảo mật của chúng.

- Hai chế độ bảo mật, chế độ đường hầm (tunnel mode) và chế độ vận chuyển (transport mode), để đáp ứng các nhu cầu bảo mật khác nhau trên các mạng khác nhau.2 Chuẩn IPSec Vì IPSec thực sự là một tập hợp các kỹ thuật và giao thức nên nó không được định nghĩa như một tiêu chuẩn Internet duy nhất. Thay vào đó, sẽ có một bộ RFC định nghĩa kiến trúc, dịch vụ và giao thức cụ thể được sử dụng trong IPSec. Các thông số này được thống kê ở bảng dưới, tất cả đều được công bố vào tháng 11 năm 1998 [1]: Bảng 2.1 Các chuẩn IPSec Số RFC Tên Mô tả 2401 Kiến trúc bảo mật Tài liệu chính IPSec, mô tả kiến trúc và hoạt động cho giao thức chung của công nghệ, cho thấy các thành phần khác Internet nhau khớp với nhau như thế nào 2402 Tiêu đề xác thực - Xác định giao thức AH (Authentication Header), IP Authentication được sử dụng cho việc đảm bảo tính toàn vẹn dữ Header liệu và xác minh nguồn gốc dữ liệu 2403 Sử dụng HMAC- Mô tả một thuật toán mã hóa cụ thể để sử dụng qua MD5-96 với ESP AH và giao thức ESP (Encapsulation Security và AH Payload) được gọi là MD5 (Message Digest 5), biến thể HMAC 2404 Sử dụng HMAC- Mô tả một thuật toán mã hóa cụ thể để sử dụng qua SHA1-96 với ESP AH và giao thức ESP gọi là SHA-1 (Security Hash và AH Algorithm 1), biến thể HMAC 2406 IP Encapsulating Mô tả giao thức IPSec ESP, cung cấp bảo mật dữ Security Payload liệu bằng việc mã hóa (ESP) 2408 Internet Security Xác định các phương thức trao đổi khóa và đàm Association and phán bảo mật Key Management Protocol (ISAKMP) 2409 Mô tả giao thức IKE được sử dụng để đàm phán bảo The Internet Key Exchange (IKE) mật và trao đổi khóa giữa các thiết bị để giao tiếp an toàn. Dựa trên ISAKMP và Oakley.

2412 The Oakley Key Mô tả một giao thức chung để trao đổi khóa Determination Protocol 4 Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang 2.3 Hoạt động chung, các thành phần và giao thức của IPSec IPSec cung cấp dịch vụ bảo mật ở lớp IP cho các ứng dụng và giao thức TCP/IP khác để sử dụng. Điều này có nghĩa là IPSec cung cấp các công cụ mà các thiết bị trên mạng TCP/IP cần để giao tiếp an toàn. Khi hai thiết bị (một trong hai là máy chủ và người dùng cuối hoặc thiết bị trung gian như bộ định tuyến – routers hoặc tường lửa) muốn tham gia vào giao tiếp bảo mật, chúng phải thiết lập một đường dẫn bảo mật giữa các thiết bị có thể đi qua nhiều hệ thống trung gian không bảo mật. Để thực hiện điều này, họ phải thực hiện (ít nhất) các tác vụ sau [1]: - Phải đồng ý về một bộ giao thức bảo mật sẽ sử dụng để mỗi người gửi dữ liệu trong một định dạng khác có thể hiểu.

- Phải quyết định một thuật toán mã hóa cụ thể để sử dụng trong dữ liệu mã hóa. - Phải trao đổi các khóa được sử dụng để mở khóa dữ liệu của dữ liệu đã được mã hóa. - Sau khi hoàn thành các công việc nền tảng này, mỗi thiết bị phải sử dụng các giao thức, phương thức và khóa trước đó đã thảo luận để mã hóa dữ liệu và gửi dữ liệu đã má hóa đó qua mạng.1 Giao thức cốt lõi IPSec AH và ESP là hai giao thức chính được sử dụng bởi IPSec, chúng hoạt động ở wire-level, như trong hình dưới, hai thành phần được gọi là giao thức cốt lõi - “core protocol” của IPSec [1]: Hình 2.1 Giao thức cốt lõi IPSec IPSec Authentication Header (AH) [1]: được sử dụng để xác thực – nhưng không mã hóa – lưu lượng IP. Nó xác thực bằng cách tính toán một mã xác thực tin nhắn dựa trên mã hóa băm trên hầu hết các trường của gói IP (không bao gồm những trường có thể được sửa đổi trong quá trình chẳng hạn như header checksum), và lưu trữ như một tiêu đề (AH header) mới được thêm vào và gửi đến đầu kia.

Tiêu đề này được chèn vào giữa bản gốc IP header và payload. Encapsulating Security Payload (ESP) [1]: cung cấp mã hóa và xác thực tùy chọn. Nó bao gồm các trường tiêu đề và trailer để hỗ trợ mã hóa và xác thực lại tùy chọn. Mã hóa cho gói IP được hỗ trợ trong chế độ transport và cho toàn bộ gói trong chế độ tunnel.

Xác thực áp dụng cho tiêu đề ESP và mã hóa dữ liệu. 5 Luận văn tốt nghiệp GVHD: PGS.TS Hoàng Trang 2.2 Chế độ hoạt động của IPSec IPSec có hai chế độ hoạt động: - IPSec Transport mode: chế độ transport cung cấp một kết nối an toàn giữa hai điểm cuối vì nó đóng gói IP payload. Transport layer Transport layer payload IPsec layer IPsec-H Transport layer payload IPsec-T Network layer IP-H IP payload Hình 2.2 IPSec Transport mode + Mã hóa và tùy chọn xác thực dữ liệu IP. + Có thể phân tích lưu lượng.

+ Tốt cho lưu lượng máy chủ ESP host to host.