Thiết Kế Mạch Bất Đồng Bộ Dựa Trên Bộ Thư Viện Semi-Static Công Nghệ 45nm

Luận văn thạc sĩ về thiết kế mạch bất đồng bộ sử dụng thư viện semi-static công nghệ 45nm. Nghiên cứu kỹ thuật điện tử, tối ưu hóa hiệu năng mạch.

• Tác giả: Trương Trí Lạc
• Người hướng dẫn: PGS. Hoàng Trang
• Trường học: Trường Đại học Bách Khoa – ĐHQG-HCM
• Chuyên ngành: Kỹ thuật điện tử
• Đề tài: Thiết Kế Mạch Bất Đồng Bộ Dựa Trên Bộ Thư Viện Semi-Static Công Nghệ 45nm
• Loại tài liệu: Luận văn thạc sĩ
• Năm xuất bản: 2023
• Địa điểm: TP. Hồ Chí Minh

Tóm tắt

I. Tổng Quan Về Mạch Bất Đồng Bộ NCL Luận Văn Thạc Sĩ 55

Thiết kế mạch đồng bộ thống trị ngành công nghiệp bán dẫn. Tuy nhiên, công nghệ phát triển đặt ra thách thức về biến đổi, công suất, nhiệt và lỗi. Mạch bất đồng bộ nổi lên như giải pháp tiềm năng, đặc biệt là Null Convention Logic (NCL). Thiết kế này hứa hẹn hệ thống phần cứng phân tán, module hóa, mở rộng và tiết kiệm năng lượng. ITRS nhấn mạnh vai trò quan trọng của thiết kế bất đồng bộ trong tương lai. Nhiều công ty lớn đã ứng dụng thành công. Philips Semiconductors thương mại hóa bộ vi điều khiển bất đồng bộ 80C51. Intel mua lại Fulcrum Microsystems để sản xuất chip mạng tốc độ cao. Achronix Semiconductor phát triển FPGA hiệu suất cao Speedster 22i. IBM tạo ra chip TrueNorth với 5.4 tỷ transistor, sử dụng mạng kết nối bất đồng bộ. Mặc dù có nhiều thành công, thiết kế bất đồng bộ vẫn cần nhiều nghiên cứu và phát triển để ứng dụng rộng rãi.

1.1. Ưu Điểm Của Mạch Bất Đồng Bộ So Với Mạch Đồng Bộ

Mạch bất đồng bộ không sử dụng xung clock. Điều này giúp khắc phục các hạn chế của mạch đồng bộ như clock skew, clock tree, và tiêu thụ công suất cao. Theo luận văn thạc sĩ, mạch bất đồng bộ có tính chất không nhạy với độ trễ và khả năng tối ưu hóa tốt hơn. Điều này mang lại hiệu năng cao hơn và giảm thiểu các vấn đề về timing. Ứng dụng mạch bất đồng bộ NCL giúp thiết kế trở nên linh hoạt và dễ mở rộng hơn. Nghiên cứu và phát triển trong lĩnh vực này đóng vai trò quan trọng trong việc đáp ứng nhu cầu ngày càng cao của ngành công nghiệp bán dẫn.

1.2. Null Convention Logic NCL Phương Pháp Thiết Kế Nổi Bật

NCL là một phương pháp thiết kế bất đồng bộ nổi bật. Nó có tính chất không nhạy với độ trễ và khả năng tối ưu hóa mạch tốt hơn các phương pháp khác. Mạch logic NCL sử dụng mã hóa dual-rail để biểu diễn dữ liệu. Các cổng logic NCL hoạt động dựa trên nguyên tắc hoàn thành ngõ vào trước khi chuyển đổi trạng thái. Thiết kế VLSI với NCL giúp giảm thiểu công suất tiêu thụ và tăng cường hiệu năng. Luận văn thạc sĩ này tập trung vào thiết kế và phân tích mạch bất đồng bộ NCL với thư viện semi-static 45nm.

II. Thách Thức Trong Thiết Kế Mạch NCL 45nm Luận Văn 59

Thiết kế mạch bất đồng bộ NCL hiện nay đối mặt với nhiều thách thức. Một trong số đó là thiếu các thư viện hỗ trợ thiết kế. Điều này gây khó khăn cho các nhà nghiên cứu, đặc biệt là sinh viên. Các công cụ chuyển đổi mạch đồng bộ sang NCL có hạn chế về khả năng kiểm tra và quan sát. Quy trình chuyển đổi mạch phụ thuộc vào công cụ riêng, gây khó khăn trong việc phát triển và tối ưu hóa. Do đó, cần có một quy trình thiết kế mạch bất đồng bộ NCL từ mạch đồng bộ, không phụ thuộc vào công cụ riêng. Quy trình này phải đảm bảo khả năng kiểm tra và quan sát mạch. Luận văn này đề xuất một quy trình thiết kế như vậy.

2.1. Thiếu Thư Viện Hỗ Trợ Thiết Kế Bất Đồng Bộ NCL

Hiện nay, có rất ít thư viện hỗ trợ thiết kế bất đồng bộ NCL. Điều này gây khó khăn cho các nhà nghiên cứu và sinh viên. Việc xây dựng thư viện cell chuẩn NCL là một nhiệm vụ phức tạp. Nó đòi hỏi kiến thức sâu rộng về thiết kế mạch số bất đồng bộ và các công cụ CAD. Luận văn này đề xuất một quy trình thiết kế thư viện cell chuẩn NCL. Quy trình này giúp các nhà nghiên cứu tự tạo thư viện cell ở các công nghệ khác nhau.

2.2. Hạn Chế Của Công Cụ Chuyển Đổi Mạch Đồng Bộ Sang NCL

Các công cụ chuyển đổi mạch đồng bộ sang NCL có nhiều hạn chế. Mạch NCL được tạo ra khó kiểm tra được sự hoàn thành ngõ vào và khả năng quan sát của mạch. Quá trình chuyển đổi mạch phụ thuộc vào công cụ riêng của tác giả. Điều này gây khó khăn trong việc phát triển và tối ưu hóa công cụ. Luận văn này đề xuất một quy trình thiết kế mạch bất đồng bộ NCL từ mạch đồng bộ, không sử dụng bất kỳ công cụ riêng nào.

III. Cách Thiết Kế Mạch Bất Đồng Bộ NCL Hướng Dẫn Chi Tiết 58

Luận văn đề xuất quy trình thiết kế mạch bất đồng bộ NCL từ mạch đồng bộ. Quy trình này không sử dụng công cụ riêng, giúp người đọc tự thiết kế và kiểm chứng mạch. Điểm nổi bật là quy trình thiết kế thư viện cell chuẩn Null Convention Logic cho mạch bất đồng bộ. Với quy trình này, nhà nghiên cứu có thể tạo thư viện cell ở các công nghệ khác nhau và cập nhật cell mới dễ dàng. Quy trình sử dụng ngôn ngữ OCEAN để tự động hóa mô phỏng, đo đạc thông số cell. Công cụ thương mại như Virtuoso, Spectre của Cadence được dùng để vẽ mạch nguyên lý, đo đạc và trích xuất đặc tính cell, cùng Design Compiler để kiểm tra thư viện. Việc này giúp tránh phụ thuộc vào công cụ riêng và đảm bảo độ chính xác.

3.1. Quy Trình Thiết Kế Mạch Bất Đồng Bộ NCL Từ Mạch Đồng Bộ

Quy trình này bắt đầu từ mạch đồng bộ. Bước đầu tiên là phân tích yêu cầu thiết kế. Sau đó, lập bảng chân trị và kiểm tra tính hoàn thành của ngõ vào và khả năng quan sát. Tiếp theo, thực hiện ánh xạ logic và mô phỏng kiểm tra chức năng. Cuối cùng, thử nghiệm quy trình với mạch tổ hợp đồng bộ. Quy trình này giúp người đọc hiểu rõ hơn về cách thiết kế mạch bất đồng bộ NCL.

3.2. Thiết Kế Thư Viện Cell Chuẩn NCL Sử Dụng Ngôn Ngữ OCEAN

Quy trình thiết kế thư viện cell chuẩn NCL được thực hiện tự động hóa nhờ ngôn ngữ OCEAN. Việc này giúp tiết kiệm thời gian và tránh mô phỏng lặp đi lặp lại. Các công cụ thương mại như Virtuoso, Spectre và Design Compiler được sử dụng. Quy trình này đảm bảo độ chính xác của thư viện cell. Người dùng có thể tự tạo thư viện cell ở các công nghệ khác nhau.

IV. Phương Pháp Xây Dựng Thư Viện Semi Static 45nm Cho NCL 56

Luận văn tập trung vào thiết kế thư viện cell semi-static vì ưu điểm về công suất so với cấu trúc cell tĩnh và động. Thư viện cell NCL bao gồm 27 cell, dùng để tổng hợp các thiết kế bất đồng bộ dựa trên NCL. Để so sánh thư viện cell NCL semi-static này với thư viện khác, học viên so sánh kết quả tổng hợp của bộ cộng toàn phần 4 bit. Kết quả cho thấy công suất của bộ cộng toàn phần cải thiện 39% khi dùng thư viện NCL semi-static. Quy trình thiết kế thư viện cell chuẩn được đề xuất giúp nhà nghiên cứu tự tạo thư viện và tiết kiệm thời gian.

4.1. Ưu Điểm Của Thư Viện Cell Semi Static Trong Thiết Kế NCL

Thư viện cell semi-static có ưu điểm vượt trội về công suất so với thư viện cell tĩnh và động. Điều này rất quan trọng trong thiết kế mạch số công suất thấp. Cấu trúc semi-static giúp giảm thiểu công suất tiêu thụ ở trạng thái nghỉ. Luận văn chứng minh hiệu quả của thư viện cell semi-static thông qua so sánh với thư viện khác.

4.2. Quy Trình Thiết Kế Thư Viện Cell Semi Static 45nm

Quy trình thiết kế thư viện cell semi-static 45nm bao gồm các bước sau: phân tích chức năng của cell, thiết kế mạch nguyên lý và tạo ký hiệu, kiểm tra chức năng, đo công suất rò rỉ và điện dung ngõ vào, đặc tính hóa cell, tạo file thư viện liberty và kiểm tra tổng hợp code RTL với thư viện. Quy trình này đảm bảo chất lượng và độ tin cậy của thư viện cell.

V. Ứng Dụng Mạch Bất Đồng Bộ NCL Kết Quả Luận Văn 54

Luận văn này nghiên cứu ba vấn đề chính: quy trình thiết kế mạch bất đồng bộ NCL từ mạch đồng bộ, quy trình thiết kế thư viện cell NCL, và thiết kế bộ cell semi-static ở công nghệ 45nm cho thiết kế bất đồng bộ. Bố cục luận văn gồm 5 chương: giới thiệu, tổng quan về NCL, cấu trúc cổng ngưỡng, định dạng file liberty, đề xuất quy trình thiết kế mạch và thư viện, và kết luận. Kết quả nghiên cứu cho thấy mạch bất đồng bộ NCL có tiềm năng lớn trong việc cải thiện hiệu năng và tiết kiệm năng lượng.

5.1. So Sánh Hiệu Năng Giữa Thư Viện Cell NCL Semi Static Và Thư Viện Khác

Luận văn so sánh hiệu năng giữa thư viện cell NCL semi-static và thư viện khác thông qua tổng hợp bộ cộng toàn phần 4 bit. Kết quả cho thấy thư viện cell NCL semi-static giúp cải thiện công suất tiêu thụ lên đến 39%. Điều này chứng minh hiệu quả của thư viện cell semi-static trong thiết kế mạch số công suất thấp.

5.2. Thử Nghiệm Quy Trình Thiết Kế Với Bộ Cộng Toàn Phần 4 Bit

Quy trình thiết kế mạch bất đồng bộ NCL và quy trình thiết kế thư viện cell NCL được thử nghiệm với bộ cộng toàn phần 4 bit. Kết quả thử nghiệm cho thấy quy trình hoạt động hiệu quả và có thể áp dụng cho các thiết kế phức tạp hơn. Điều này khẳng định tính khả thi và ứng dụng của các quy trình được đề xuất trong luận văn.

VI. Triển Vọng Phát Triển Mạch Bất Đồng Bộ Kết Luận 50

Mạch bất đồng bộ và NCL là lĩnh vực đầy tiềm năng. Nghiên cứu và phát triển trong lĩnh vực này cần được đẩy mạnh. Cần có thêm nhiều thư viện hỗ trợ thiết kế NCL để tạo điều kiện cho các nhà nghiên cứu. Các công cụ CAD cần được cải tiến để hỗ trợ thiết kế mạch bất đồng bộ hiệu quả hơn. Thiết kế VLSI với mạch bất đồng bộ có thể mang lại nhiều lợi ích cho các ứng dụng trong tương lai.

6.1. Hướng Nghiên Cứu Tiếp Theo Cho Mạch Bất Đồng Bộ NCL

Hướng nghiên cứu tiếp theo có thể tập trung vào việc tối ưu hóa hiệu năng của mạch bất đồng bộ NCL. Các kỹ thuật tối ưu hóa hiệu năng mạch NCL như giảm thiểu độ trễ và công suất tiêu thụ cần được nghiên cứu sâu hơn. Ngoài ra, cần nghiên cứu các kiến trúc mạch bất đồng bộ mới để cải thiện hiệu năng.

6.2. Ứng Dụng Tiềm Năng Của Mạch Bất Đồng Bộ NCL Trong Tương Lai

Mạch bất đồng bộ NCL có thể được ứng dụng trong nhiều lĩnh vực khác nhau. Các ứng dụng tiềm năng bao gồm thiết kế mạch số công suất thấp, hệ thống nhúng, và các ứng dụng thời gian thực. Nghiên cứu và phát triển trong lĩnh vực này có thể mang lại nhiều lợi ích cho xã hội.

Trích đoạn nội dung tài liệu

Chương 1: GIỚI THIỆU 1.1 Tổng quan Trong hơn nhiều thập niên qua, phương pháp thiết kế đồng bộ chiếm ưu thế trong ngành vi mạch điện tử, các kỹ sư thiết kế phải đối mặt với hàng loạt thử thách. Như được nhấn mạnh của các chuyên gia hàng đầu về công nghệ bán dẫn trong tài liệu “Lộ trình công nghệ bán dẫn quốc tế (ITRS)”, các thử thách đó liên quan đến tác động của sự biến đổi gia tăng, công suất, nhiệt, tỉ lệ lỗi kể cả lỗi mềm, vấn đề mở rộng qui mô, vì các chip hiện nay đang nhắm tới mục tiêu hàng tỉ transistor và cấu trúc đa lõi [1]. Trong khi mô hình đồng bộ đã chiếm ưu thế trong vài thập kỷ qua thì thiết kế bất đồng bộ hoặc là thành phần lai giữa đồng bộ và bất đồng bộ cung cấp tiềm năng cho hệ thống phần cứng phân tán theo hướng đối tượng, hệ thống này hỗ trợ thành phần module, thành phần mở rộng, hoạt động theo yêu cầu mà không cần sự quản lý năng lượng thiết bị rộng rãi và thiết kế chịu được sự thay đổi. Như được nhấn mạnh bởi ITRS, mô hình bất đồng bộ được xem là thành phần quan trọng để giải quyết các thử thách trên.

Thiết kế bất đồng bộ thì không mới, nó đã mang lại nhiều lợi ích cho nhiều công ty điện tử hàng đầu thế giới. Vào cuối năm 1990 và đầu năm 2000, Philips Semiconductors đã thành công về thương mại với các bộ vi điều khiển bất đồng bộ 80C51. Một phiên bản nâng cao của nó là SmartMX được sử dụng rộng rãi trên 75 quốc gia kể cả Châu âu và Mỹ. Năm 2011, Fulcrum Microsystems được Intel mua lại bộ startup bất đồng bộ để sản xuất dòng chip mạng tốc độ cao, các chuyên gia phân tích coi đây là nỗ lực để cạnh tranh với sản phẩm của Cisco.

Dòng chip chuyển mạch FM5000/FM6000 hỗ trợ Ethernet 40 gigabit bao gồm một Crossbar switch tốc độ cao hoàn toàn bất đồng bộ, cung cấp độ rộng băng thông cao, trễ thấp và hỗ trợ liên kết hệ thống linh hoạt. Một ví dụ khác về sự thương mại hóa sản phẩm bất đồng bộ là họ Speedster 22i của FPGA được sản xuất bởi Achronix Semiconductor. Đây là ứng dụng của FPGA hiệu suất cao, được sản xuất bằng công nghệ 22nm, chip này có thể hoạt động ở tần số 1. Một ví dụ thú vị khác là TrueNorth, được phát hành vào tháng 8 năm 2014, đây là chip lớn nhất từng được phát triển tại IBM, với 5,4 tỷ transistor.

Dòng 1 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang chip này tích hợp 4096 lõi thần kinh trên một chip đơn, cấu hình 1 triệu nơ-ron và 256 triệu khớp thần kinh. Quy mô tích hợp này đặt ra một thách thức về thiết kế vật lý phức tạp, đã được đáp ứng thành công bằng cách sử dụng mạng kết nối và các yếu tố xử lý hoàn toàn bất đồng bộ. Trong thực tế đã có một vài thử nghiệm công nghiệp với thiết kế bất đồng bộ, mặc dù các thử nghiệm này khá thành công nhưng không xuất hiện trong các sản phẩm thương mại chẳng hạn như bộ lọc FIR của IBM được thực hiện dưới hình thức lai giữa hỗn hợp đồng bộ và bất đồng bộ. Kết quả thử nghiệm cho thấy giảm được 50% trễ trường hợp xấu nhất và cải thiện được thông lượng.

Ngoài các mục tiêu thiết kế cổ điển, một số ứng dụng mới xuất hiện mà thiết kế bất đồng bộ đã sẵn sàng tạo ra tác động, điển hình nhất là trong việc tích hợp nhiều thành phần có các miền định thời riêng biệt vào trong một thành phần thì bất đồng bộ nhất thiết xảy ra cụ thể trong các bộ vi xử lý nhiều lõi, SoC, hệ thống GALS. Ngoài ra, nhiều ứng dụng khác mới xuất hiện khác hệ thống năng lượng cực thấp và thu hoạch năng lượng, các bộ xử lý tín hiệu số thời gian liên tục, điều khiển trong môi trường khắc nghiệt, mô hình điện toán thay thế. Trong các mạch bất đồng bộ, khái niệm cơ bản về định thời chính là độ trễ. Mọi thành phần thiết kế số được sử dụng trong thiết kế đều có độ trễ vốn có.

Toàn bộ hành vi của mạch thường được mô hình hóa bằng các mô hình trễ để định thời. Các mô hình này có tính đến độ trễ của cổng, dây hoặc cả hai. Khoảng cách ngày càng tăng giữa các mô hình trễ của dây và trễ của cổng khi chúng ta chuyển sang các công nghệ DSM (Deep Sub-Micron). Việc khoảng cách ngày càng tăng đã tạo thêm động lực cho các phương pháp thiết kế mà không phụ thuộc vào định thời.

Trong trường hợp không có xung nhịp, các mạch bất đồng bộ được thiết kế không có giả định về độ trễ. Nguyên tắc chung là đảm bảo rằng mạch hoạt động chính xác trong điều kiện độ trễ cổng và dây khác nhau. Tùy thuộc vào giả định thời gian trễ của dây và cổng, các thiết kế mạch bất đồng bộ được phân thành hai nhóm mô hình chính là mô hình mạch có trễ bị giới hạn và mô hình mạch gần như không nhạy với trễ [2].1 Mô hình mạch có trễ bị giới hạn Trong nhóm mô hình này, giả định trễ qua cổng và dây bị giới hạn, điều đó có nghĩa là mỗi cổng và dây sẽ được gán một giá trị giới hạn của các giá trị trễ, mô hình 2 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang giả định cho tất cả mọi hoạt động, giá trị trễ chỉ rơi vào trong giới hạn đó, các trễ này được đưa vào dựa trên tình huống xấu nhất để tránh điều kiện nguy hiểm (hazard conditions). Do đó, các mô hình có trễ bị giới hạn thường được thực hiện thông qua luồng dữ liệu được điều khiển bởi các ràng buộc định thời cục bộ cho trường hợp xấu nhất.

Tín hiệu req phải được trì hoãn một khoảng thời gian đủ dài cho tới khi tất cả tín hiệu hợp lệ và ổn định. Nhìn chung, tất cả các mô hình có trễ bị giới hạn hoạt động theo kiểu đồng bộ và cho hiệu quả mã hóa tốt nhưng yêu cầu phải phân tích định thời trường hợp xấu nhất.2 Mô hình gần như không nhạy với độ trễ QDI (Quasi Delay Insensitive) Các mạch QDI cho phép trễ cổng và dây tùy ý nhưng nó áp đặt một giả định về isochronic của nhánh để tránh hazard và glitch không mong muốn. Giả định này nằm bên trong các thành phần cơ bản của mạch như bộ cộng, độ lệch thời gian được tạo ra bởi độ trễ của dây ít hơn nhiều so với độ trễ cổng, vì thế độ trễ cho tất cả các đầu cuối của các dây nhánh là tương tự nhau. Thông thường, các giả định về isochronic của nhánh đạt được ở thiết kế cấp cổng của các thành phần cơ bản.

Điều quan trọng cần lưu ý là ở cấp độ kết nối thành phần, độ trễ dây không cần tuân thủ giả định này, vì dữ liệu đầu vào có thể được kiểm soát bằng các mạch phát hiện hoàn thành. Do đó, các mạch QDI cần rất ít việc phân tích định thời và có thể đạt được hiệu suất trung bình thay vì hiệu suất trong trường hợp xấu nhất như các mô hình trễ bị giới hạn. Trong việc triển khai, các mạch QDI thông thường sử dụng sơ đồ mã hóa nhiều dây để truyền dữ liệu.2 minh họa cho sơ đồ mã hóa dual-rail, điều đó có nghĩa là sử dụng hai dây để mã hóa cho một bit nhị phân. Dữ liệu chính nó tự nhận dạng nó hợp lệ hay không nên dây tín hiệu Req được bỏ qua [3].

Trong thiết kế mạch QDI, hầu hết các phương pháp tiếp cận ban đầu chỉ sử dụng cổng phần tử C và mạch Boolean để có được độ nhạy trễ lý tưởng. DIMS (Delay Insensitive Minterm Synthesis) [1] là một ví dụ điển hình. Ngược lại, Null Convention Logic (NCL) xác định trước 27 cổng giữ trạng thái trễ cơ bản cho thiết kế mạch, do đó, NCL cung cấp khả năng tối ưu hóa tốt hơn [4]. Ví dụ, cổng AND hai ngõ vào sẽ yêu cầu 56 transistor bán dẫn, 5 cổng và trễ qua 2 cấp cổng nếu được triển khai trong DIMS, 3 Luận văn tốt nghiệp Thạc Sĩ GVHD: PGS.TS Hoàng Trang trong khi đó, chỉ cần 31 transistor bán dẫn, 2 cổng và trễ qua 1 cấp cổng nếu được triển khai trong NCL [5].

Bên cạnh các cách tiếp cận giống như DIMS, một nhóm phương pháp khác được sử dụng để thiết kế các mạch QDI dựa trên ngôn ngữ lập trình Hoare’s CSP (Communicating Sequential Processes). Tangram [6], và Balsa [7] là những cách tiếp cận như vậy. Những nhóm tiếp cận này là các ngôn ngữ dựa trên CSP dành cho thiết kế bất đồng bộ và cung cấp các công cụ chuyên dụng để tổng hợp các thiết kế thành netlist của các thành phần bắt tay. Thành phần bắt tay là sự triển khai mạch của một cấu trúc ngôn ngữ, chẳng hạn như lập trình tự và lặp lại [8], được tạo ra để mô tả mạch bất đồng bộ.

Về ngôn ngữ thiết kế, Tangram, Haste và Balsa, dựa trên CSP, là các ngôn ngữ lập trình đồng thời thuật toán cấp cao, hoàn toàn khác với các ngôn ngữ phần cứng hiện tại như VHDL và Verilog. Hơn nữa, các cách tiếp cận này thường không thể tạo ra các mạch bất đồng bộ hiệu suất cao, vì chúng sử dụng phép dịch theo hướng cú pháp để tổng hợp các mạch trực tiếp từ mô tả chức năng [9]. Do đó, Null Convention Logic là một trong những phương pháp được quan tâm nhất cho đến nay. Sự phát triển của NCL từ việc thực thi và kiểm tra các mạch NCL trên Field Programmable Gate Array (FPGA) [10-14].

Một số thư viện cấu trúc Complementary Mental Oxide Semiconductor (CMOS) [13-16] và các công cụ tự động “gate mapping” [17,18] đã được phát triển cho NCL. Thêm vào đó, các kỹ thuật DFT (Design For Test) [19] cho mạch NCL đã được khám phá ra. Ngoài ra, kỹ thuật thiết kế cổng NCL mới được nghiên cứu đã cho hiệu suất vượt trội so với phương pháp thiết kế NCL bằng CMOS tĩnh và bán tĩnh truyền thống [20]. Tuy nhiên, việc tổng hợp các thiết kế bất đồng bộ dựa trên NCL vẫn còn là vấn đề gây khó khăn lớn đối với các nhà nghiên cứu do thiếu các thư viện bất đồng bộ NCL.

Vì thế, việc nghiên cứu giải pháp để tạo ra thư viện bất đồng bộ NCL vừa đơn giản, dễ hiểu và gần giống với phương pháp đồng bộ nhất là việc rất cần thiết.