Thiết Kế Bộ Đồng Xử Lý RISC-V Dựa Trên Mật Mã Học Nhẹ

• Tác giả: Nguyễn Ngọc Hưng
• Người hướng dẫn: TS. Lâm Đức Khải
• Trường học: Đại học Quốc gia TP. Hồ Chí Minh
• Chuyên ngành: Kỹ thuật máy tính
• Đề tài: Thiết Kế Bộ Đồng Xử Lý RISC-V Cho Mật Mã Học Nhẹ
• Loại tài liệu: khóa luận tốt nghiệp
• Năm xuất bản: 2024
• Địa điểm: TP. Hồ Chí Minh

• LỜI CẢM ƠN
• 1. CHƯƠNG 1: LÝ DO CHỌN ĐỀ TÀI VÀ MỤC TIÊU ĐỀ TÀI
• 1.1. Lý do chọn đề tài
• 1.2. Mục tiêu đề tài
• 1.3. Giới hạn đề tài
• 1.4. Đối tượng nghiên cứu
• 2. CHƯƠNG 2: TỔNG QUAN
• 2.1. Tổng quan
• 2.2. Nghiên cứu liên quan
• 3. CHƯƠNG 3: GIỚI THIỆU KIẾN TRÚC TẬP LỆNH RISC-V
• 3.1. Tổng quan kiến trúc RISC-V
• 3.2. Các tập lệnh của kiến trúc RISC-V
• 3.3. Các phép tính số nguyên
• 3.4. Các lệnh điều khiển
• 3.5. Các lệnh trích xuất/lưu trữ dữ liệu
• 3.6. Giải thuật mật mã học nhẹ
• 3.6.1. TINY JAMBU
• 3.6.2. ASCON
• 3.6.3. ROMULUS
• 3.7. Bộ đồng xử lý
• 3.7.1. Giao thức AXI được dùng để truyền dữ liệu cho bộ đồng xử lý RISC-V
• 3.7.2. Cấu trúc phân kênh của AXI
• 3.7.3. Các phương pháp cải tiến bộ đồng xử lý dành cho các giải thuật mật mã học
• 3.7.4. Custom instruction - Các lệnh mở rộng
• 3.7.5. Khối ALU ghép đôi xử lý song song 2 lệnh 32-bits
• 3.7.6. Khối chức năng tùy chỉnh (ASCON ROUND UNIT)
• 4. CHƯƠNG 4: THIẾT KẾ, CẢI TIẾN VÀ HIỆN THỰC BỘ ĐỒNG XỬ LÝ RISC-V
• 4.1. Chi tiết thiết kế bộ đồng xử lý RISC-V
• 4.1.1. Thiết kế tổng quát
• 4.1.2. Thiết kế bộ đồng xử lý chi tiết
• 4.1.3. Khối Program Counter
• 4.1.4. Khối Instruction Memory
• 4.1.5. Khối giải mã lệnh: Controller Unit (Instruction Decode)
• 4.1.6. Branch Control: Khối xử lý điều kiện cho các lệnh rẽ nhánh
• 4.1.7. Khối Data Memory
• 4.1.8. Khối Load Control và khối Store Control
• 4.2. Các cải tiến dành cho bộ đồng xử lý RISC-V
• 4.2.1. DUAL-ALU - khối ALU ghép đôi
• 4.2.2. Crypto ALU - khối ALU cho các lệnh tùy chỉnh mật mã học
• 4.2.3. Lệnh tùy chỉnh cho Sparkle
• 4.2.4. Lệnh tùy chỉnh cho GIFT-COBB
• 4.2.5. Lệnh tùy chỉnh cho giải thuật ISAP
• 4.2.6. Lệnh tùy chỉnh cho giải thuật Tiny Jambu
• 4.2.7. Lệnh tùy chỉnh cho Photon
• 4.2.8. Lệnh tùy chỉnh cho giải thuật Romulus
• 4.2.9. Khối chức năng tùy chỉnh - ASCON ROUND
• 4.3. Hiện thực trên phần cứng FPGA
• 4.3.1. Hệ thống tổng quát
• 4.3.2. Hiện thực Block Design trên kit Zynq UltraScale+ MPSoC ZCU102
• 4.3.3. Bộ đồng xử lý RISC-V được đóng gói thành CGRA IP
• 4.3.4. Các IP của Xilinx được dùng để thiết kế Block Design
• 4.3.5. Khối phân tích logic tích hợp (Integrated Logic Analyzer)
• 5. CHƯƠNG 5: MÔ PHỎNG, KIỂM CHỨNG VÀ ĐÁNH GIÁ KẾT QUẢ
• 5.1. Kịch bản kiểm chứng kết quả mã hóa
• 5.2. Mô phỏng và kiểm chứng kết quả trên phần mềm Vivado
• 5.3. Kiểm chứng kết quả sau khi hiện thực trên phần cứng FPGA
• 5.4. Đánh giá và so sánh kết quả
• 6. CHƯƠNG 6: KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
• 6.1. Kết luận
• 6.2. Hướng phát triển
• PHỤ LỤC: THÊM LỆNH TÙY CHỈNH VÀO TRÌNH BIÊN DỊCH GCC
• DANH MỤC HÌNH
• DANH MỤC BẢNG
• DANH MỤC TỪ VIẾT TẮT
• TÓM TẮT KHÓA LUẬN

I. Tổng Quan Về Thiết Kế Bộ Đồng Xử Lý RISC V Cho Mật Mã Học Nhẹ

Thiết kế bộ đồng xử lý RISC-V cho mật mã học nhẹ đang trở thành một xu hướng quan trọng trong lĩnh vực bảo mật thông tin. Kiến trúc RISC-V, với tính mở và khả năng tùy chỉnh cao, cho phép phát triển các giải pháp tối ưu cho các ứng dụng mật mã nhẹ. Mục tiêu chính của thiết kế này là cải thiện hiệu suất và bảo mật cho các thiết bị IoT, nơi mà tài nguyên phần cứng thường bị hạn chế. Việc tích hợp các giải thuật mật mã học nhẹ như ASCON, GIFT-COFB, và Tiny Jambu vào bộ đồng xử lý RISC-V sẽ giúp tăng cường khả năng bảo mật mà không làm tăng đáng kể chi phí hoặc tiêu thụ năng lượng.

1.1. Ứng Dụng Của Mật Mã Học Nhẹ Trong Thực Tiễn

Mật mã học nhẹ được thiết kế để hoạt động hiệu quả trên các thiết bị có tài nguyên hạn chế, như cảm biến IoT. Các giải thuật này giúp bảo vệ dữ liệu nhạy cảm mà không tiêu tốn quá nhiều năng lượng, làm cho chúng trở thành lựa chọn lý tưởng cho các ứng dụng IoT.

1.2. Lợi Ích Của Kiến Trúc RISC V Trong Thiết Kế

Kiến trúc RISC-V cho phép mở rộng và tùy chỉnh dễ dàng, giúp tối ưu hóa hiệu suất cho các ứng dụng mật mã học nhẹ. Tính linh hoạt của RISC-V giúp các nhà phát triển có thể tích hợp các lệnh tùy chỉnh và khối ALU chuyên biệt cho các phép toán mật mã.

II. Vấn Đề Bảo Mật Trong Các Thiết Bị IoT Hiện Nay

Các thiết bị IoT đang ngày càng trở nên phổ biến, nhưng vấn đề bảo mật vẫn là một thách thức lớn. Nhiều thiết bị không đủ mạnh để triển khai các giải thuật mật mã mạnh mẽ, dẫn đến việc sử dụng các giải pháp bảo mật đơn giản và dễ bị tấn công. Điều này tạo ra lỗ hổng bảo mật nghiêm trọng, khiến dữ liệu nhạy cảm dễ bị xâm nhập.

2.1. Nguyên Nhân Của Các Lỗ Hổng Bảo Mật

Nguyên nhân chính của các lỗ hổng bảo mật trong thiết bị IoT là do hạn chế về tài nguyên phần cứng và tốc độ xử lý kém. Các bộ vi xử lý thường không đủ mạnh để triển khai các giải thuật mật mã phức tạp, dẫn đến việc bảo mật không hiệu quả.

2.2. Tác Động Của Các Cuộc Tấn Công Mạng

Các cuộc tấn công mạng vào thiết bị IoT có thể dẫn đến việc đánh cắp dữ liệu nhạy cảm, gây thiệt hại lớn cho người dùng và doanh nghiệp. Do đó, việc cải thiện bảo mật cho các thiết bị này là rất cần thiết.

III. Phương Pháp Thiết Kế Bộ Đồng Xử Lý RISC V Cho Mật Mã Học Nhẹ

Để thiết kế bộ đồng xử lý RISC-V cho mật mã học nhẹ, nhiều cải tiến đã được thực hiện. Việc tích hợp các lệnh tùy chỉnh và khối ALU ghép đôi giúp tăng cường khả năng xử lý song song, từ đó nâng cao hiệu suất tổng thể của bộ xử lý. Giao thức AXI cũng được sử dụng để truyền dữ liệu hiệu quả giữa bộ đồng xử lý và hệ thống chính.

3.1. Tích Hợp Các Lệnh Tùy Chỉnh

Việc tích hợp các lệnh tùy chỉnh vào bộ xử lý RISC-V giúp tối ưu hóa hiệu suất cho các giải thuật mật mã học nhẹ. Các lệnh này được thiết kế đặc biệt để thực hiện các phép toán mật mã một cách nhanh chóng và hiệu quả.

3.2. Cải Tiến Khối ALU Để Tăng Cường Hiệu Suất

Khối ALU ghép đôi cho phép thực hiện song song hai phép tính 32-bit, giúp tăng gấp đôi thông lượng xử lý. Điều này đặc biệt quan trọng khi thực hiện các phép toán liên quan đến mật mã học nhẹ.

IV. Kết Quả Nghiên Cứu Và Ứng Dụng Thực Tiễn

Kết quả nghiên cứu cho thấy bộ đồng xử lý RISC-V được thiết kế có khả năng thực thi hiệu quả các giải thuật mật mã học nhẹ. Việc mô phỏng và kiểm chứng trên phần cứng FPGA cho thấy hiệu năng tốt hơn so với các giải pháp hiện có. Điều này chứng minh tính khả thi của thiết kế trong các ứng dụng thực tiễn.

4.1. Đánh Giá Hiệu Suất Của Bộ Đồng Xử Lý

Các thử nghiệm cho thấy bộ đồng xử lý RISC-V có thể xử lý các giải thuật mật mã học nhẹ với hiệu suất cao, đáp ứng được yêu cầu về tốc độ và bảo mật trong các ứng dụng IoT.

4.2. Ứng Dụng Trong Các Thiết Bị IoT

Bộ đồng xử lý RISC-V có thể được áp dụng trong nhiều thiết bị IoT, từ cảm biến đến các hệ thống nhận dạng khuôn mặt, giúp tăng cường bảo mật mà không làm tăng chi phí hoặc tiêu thụ năng lượng.

V. Kết Luận Và Hướng Phát Triển Tương Lai

Thiết kế bộ đồng xử lý RISC-V cho mật mã học nhẹ không chỉ giúp cải thiện hiệu suất mà còn tăng cường bảo mật cho các thiết bị IoT. Hướng phát triển trong tương lai có thể bao gồm việc mở rộng thêm các giải thuật mật mã học nhẹ khác và tối ưu hóa hơn nữa hiệu suất của bộ xử lý.

5.1. Hướng Phát Triển Các Giải Thuật Mới

Nghiên cứu có thể mở rộng để tích hợp thêm các giải thuật mật mã học nhẹ mới, nhằm đáp ứng nhu cầu bảo mật ngày càng cao trong các ứng dụng IoT.

5.2. Tối Ưu Hóa Hiệu Suất Bộ Đồng Xử Lý

Cần tiếp tục nghiên cứu và phát triển để tối ưu hóa hiệu suất của bộ đồng xử lý, đảm bảo đáp ứng được các yêu cầu khắt khe về bảo mật và hiệu suất trong tương lai.