Tổng quan nghiên cứu

Thị trường thiết bị truyền thông vô tuyến năng lượng thấp ghi nhận tốc độ tăng trưởng hơn 15% mỗi năm, trong đó mạng cá nhân không dây (WPAN) đóng vai trò then chốt trong hạ tầng vạn vật kết nối. Tiêu chuẩn quốc tế IEEE 802.15.4/ZigBee hoạt động tại dải tần ISM 2.4 GHz với tốc độ truyền dẫn 250 Kbps cho phép mở rộng mạng lưới lên đến 65.000 nút mạng, đồng thời kéo dài tuổi thọ nguồn pin gấp 10 lần so với chuẩn Bluetooth thông thường. Tuy nhiên, rào cản lớn nhất trong việc thương mại hóa các thiết bị ZigBee là phần cao tần (RFIC), khối mạch thường xuyên tiêu tán trên 70% tổng năng lượng của hệ thống máy phát và phụ thuộc nặng nề vào nguồn linh kiện nhập khẩu với giá thành cao.

Nghiên cứu tập trung giải quyết triệt để bài toán tối ưu hóa công suất tiêu thụ và nâng cao hiệu suất truyền dẫn thông qua thiết kế phần cao tần cho máy phát ZigBee. Mục tiêu cụ thể là hiện thực hóa một khối vi mạch cao tần hoàn chỉnh hoạt động ở dải tần 2.4 GHz trên công nghệ bán dẫn CMOS 180nm, đảm bảo công suất phát ngõ ra đạt 10 dBm và hiệu suất công suất thêm vào (PAE) vượt mức 30%. Nghiên cứu được thực hiện tại Thành phố Hồ Chí Minh trong khuôn khổ định hướng phát triển ngành công nghệ vi mạch với mục tiêu làm chủ quy trình thiết kế lõi IP vi mạch cao tần. Kết quả đạt được cung cấp giải pháp máy phát có mức tiêu thụ năng lượng thấp, giải quyết trực tiếp nhu cầu triển khai các nút cảm biến tự động trong hệ thống nhà thông minh và thiết bị theo dõi y tế từ xa.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu dựa trên nền tảng lý thuyết truyền thông vô tuyến cự ly ngắn theo tiêu chuẩn IEEE 802.15.4 kết hợp cấu trúc máy phát chuyển đổi trực tiếp (Direct-Conversion Transmitter). Kiến trúc này loại bỏ hoàn toàn các tầng trung tần IF phức tạp, cho phép tích hợp toàn bộ các khối chức năng lên cùng một phiến bán dẫn, giúp cắt giảm 40% diện tích vi mạch và giảm tiêu hao năng lượng. Về mặt mạch học bán dẫn, nghiên cứu áp dụng lý thuyết khuếch đại công suất vi sai lớp AB nhằm dung hòa tối ưu giữa độ tuyến tính và hiệu suất chuyển đổi năng lượng DC sang RF. Các khái niệm và thông số kỹ thuật cốt lõi chi phối toàn bộ thiết kế gồm:

  • Hiệu suất công suất thêm vào (PAE): Chỉ số định lượng tỷ lệ chuyển đổi năng lượng nguồn DC thành công suất sóng mang có tính đến công suất kích thích ngõ vào.
  • Điểm nén 1dB (P1dB): Ngưỡng công suất ngõ vào mà tại đó độ lợi tuyến tính bị suy giảm chính xác 1 dB do hiệu ứng bão hòa biên độ của transistor.
  • Điểm chặn bậc 3 (IIP3 và OIP3): Đại lượng đo lường độ tuyến tính, xác định mức công suất mà thành phần xuyên điều chế bậc 3 cân bằng với tín hiệu cơ bản.
  • Hiện tượng LO pulling: Sự sai lệch tần số tự nhiên của bộ dao động nội do tín hiệu ngõ ra công suất lớn từ tầng khuếch đại công suất phản hồi ngược.
  • Kỹ thuật phối hợp trở kháng Load-pull: Phương pháp quét trở kháng tải phức nhằm xác định điểm làm việc tối ưu đồng thời về công suất phát và hiệu suất.

Phương pháp nghiên cứu

Nguồn dữ liệu thực nghiệm được trích xuất từ bộ thông số phần cứng chuẩn (PDK) của tiến trình công nghệ CMOS 180nm kết hợp 16 kênh tần số từ 2405 MHz đến 2480 MHz với khoảng cách kênh 5 MHz. Toàn bộ tiến trình mô phỏng, tối ưu hóa và layout được thực hiện liên tục trong khoảng thời gian từ tháng 7/2014 đến tháng 12/2014. Cỡ mẫu nghiên cứu bao gồm 16 trạng thái kênh truyền kết hợp hơn 100 kịch bản quét tham số linh kiện trên các góc công nghệ bán dẫn (Process Corners: TT, SS, FF) và biến thiên nhiệt độ môi trường từ -40°C đến 85°C.

Phương pháp chọn mẫu áp dụng nguyên tắc phân tầng có chủ đích, tập trung kiểm tra các trường hợp biên khắc nghiệt nhất của quá trình chế tạo và dao động điện áp nguồn từ 1.6V đến 2.0V. Phương pháp phân tích cân bằng sóng hài (Harmonic Balance) và phân tích miền thời gian quá độ trên các phần mềm chuyên dụng Cadence Virtuoso và ADS được lựa chọn vì mang lại độ chính xác cao trong việc mô hình hóa các phần tử ký sinh tần số cao, xác định chính xác hiệu ứng phi tuyến bậc 3 của transistor và phản ánh trung thực suy hao đường truyền sau layout.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình thiết kế, mô phỏng và layout hoàn chỉnh khối cao tần máy phát ZigBee trên tiến trình công nghệ CMOS 180nm đã mang lại các kết quả kỹ thuật vượt trội:

  • Mạch khuếch đại công suất vi sai lớp AB đạt công suất ngõ ra 10 dBm với hiệu suất PAE đạt mức 32.7%, vượt 2.7% điểm phần trăm so với mục tiêu ban đầu là 30%. Mạch duy trì độ lợi công suất 22 dB và điểm nén 1dB tại mức công suất ngõ vào Pin = -12.31 dBm.
  • Mạch trộn chuyển đổi tần lên dạng thụ động triệt tiêu hoàn toàn dòng phân cực DC tĩnh, giúp giảm 100% công suất tiêu thụ tĩnh so với mạch trộn tích cực Gilbert, đồng thời đạt độ lợi chuyển đổi -12 dB và điểm chặn ngõ ra OIP3 đạt -14 dBm.
  • Tầng tiền khuếch đại (Driver) tích hợp khả năng điều khiển đa mức độ lợi với giá trị cực đại đạt 10 dB và OIP3 đạt 0 dBm, cho phép hệ thống tự động giảm mức công suất phát khi liên lạc ở cự ly dưới 5 mét để tiết kiệm tối đa dung lượng pin.
  • Mạch nguồn chuẩn Bandgap Reference cung cấp điện áp ổn định chính xác 1.2V cho toàn bộ hệ thống với độ lệch điện áp duy trì dưới 1.5% trong dải nhiệt độ biến thiên liên tục từ -40°C đến 125°C.

Thảo luận kết quả

Hiệu suất PAE đạt 32.7% tại công suất 10 dBm khẳng định tính đúng đắn của cấu trúc Cascode vi sai kết hợp kỹ thuật phối hợp trở kháng ngõ ra bằng phương pháp Load-pull. So sánh với các nghiên cứu cùng thời điểm trên tiến trình CMOS 180nm với điện áp cấp 1.5V, thiết kế này thể hiện ưu thế vượt trội về độ tuyến tính với OIP3 của tầng công suất đạt 17 dBm và hệ số ổn định Kf luôn lớn hơn 1 trên toàn bộ dải tần số từ 2.4 GHz đến 2.5 GHz.

Các dữ liệu đáp ứng tần số được trực quan hóa qua biểu đồ thông số tán xạ S-parameters và đồ thị vòng tròn Smith đẳng công suất, thể hiện rõ mức độ thích ứng trở kháng chính xác ở tần số 2.4 GHz. Bảng so sánh kết quả mô phỏng trước và sau layout (Post-layout vs Pre-layout) cho thấy độ suy giảm độ lợi chỉ ở mức 0.5 dB và độ lệch tần số cộng hưởng dưới 0.8%, chứng minh tính ổn định cao của mạng phối hợp trở kháng vi dải LC tích hợp trên chip.

Đề xuất và khuyến nghị

  • Tối ưu hóa mô hình hình học của cuộn cảm tích hợp (On-chip Inductor) nhằm cắt giảm 15% tổn hao ký sinh trên đế bán dẫn silicon, hướng đến mục tiêu nâng hiệu suất PAE của mạch công suất lên 36% trong khung thời gian 6 tháng do các nhóm nghiên cứu vi mạch tại trường đại học chủ trì.
  • Phát triển tích hợp khối xử lý băng gốc kỹ thuật số (Baseband) và bộ tổng hợp tần số vòng khóa pha (PLL/VCO) trên cùng một phiến chip để tạo giải pháp vi mạch hoàn chỉnh (SoC), giúp giảm 40% diện tích bo mạch PCB trong vòng 12 tháng dưới sự phối hợp của các doanh nghiệp thiết kế bán dẫn.
  • Nâng cấp tiến trình công nghệ chế tạo sang chuẩn CMOS 65nm hoặc 40nm nhằm hạ thấp điện áp cung cấp danh định từ 1.8V xuống 1.1V, qua đó cắt giảm thêm 30% mức tiêu thụ năng lượng tổng thể của nút mạng trong lộ trình 18 tháng do các trung tâm nghiên cứu vi điện tử quốc gia phụ trách.
  • Thử nghiệm đóng gói vi mạch và ứng dụng vào mô-đun cảm biến đo nhịp tim, huyết áp không dây với mục tiêu duy trì tuổi thọ pin liên tục trên 3 năm với dung lượng pin 500 mAh, thực hiện trong vòng 9 tháng bởi các đơn vị sản xuất thiết bị y tế thông minh.

Đối tượng nên tham khảo luận văn

  • Kỹ sư thiết kế vi mạch vô tuyến và tương tự (RFIC/Analog IC Designers): Tiếp cận quy trình thiết kế hoàn chỉnh từ tính toán lý thuyết, mô phỏng phi tuyến đến kỹ thuật vẽ layout vật lý trên công nghệ CMOS 180nm để áp dụng trực tiếp vào các dự án thương mại hóa chip.
  • Học viên cao học và nghiên cứu sinh chuyên ngành Kỹ thuật Điện tử - Viễn thông: Khai thác tài liệu như một nghiên cứu mẫu mực về phương pháp phân tích Load-pull, cân bằng sóng hài và kiểm tra quy tắc vật lý DRC/LVS trên hệ thống Cadence Virtuoso.
  • Chuyên gia phát triển phần cứng IoT và mạng cảm biến không dây: Nắm vững các đặc tính cao tần của chuẩn IEEE 802.15.4 để tối ưu hóa thiết kế anten, mạch phối hợp trở kháng ngoài và thuật toán điều khiển công suất phát nhằm tiết kiệm năng lượng.
  • Nhà quản lý chương trình phát triển công nghiệp bán dẫn: Tham khảo các chỉ số kỹ thuật thực chứng để xây dựng định hướng đầu tư phòng thí nghiệm, đào tạo nhân lực thiết kế vi mạch và chuyển giao công nghệ sản xuất chip bán dẫn tại Việt Nam.

Câu hỏi thường gặp

  • Kiến trúc máy phát chuyển đổi trực tiếp mang lại ưu thế gì so với kiến trúc Heterodyne? Kiến trúc chuyển đổi trực tiếp biến đổi thẳng tín hiệu băng gốc lên tần số sóng mang 2.4 GHz mà không cần tầng trung tần IF, giúp loại bỏ các bộ lọc SAW ngoài chip cồng kềnh. Nhờ đó, hệ thống tiết kiệm hơn 40% diện tích bề mặt bo mạch và cắt giảm đáng kể điện năng tiêu thụ.

  • Làm thế nào để khắc phục hiện tượng LO pulling trong máy phát vi sai? Hiện tượng LO pulling được triệt tiêu hiệu quả nhờ ứng dụng cấu trúc vi sai cân bằng kết hợp tầng đệm có hệ số cách ly cao giữa bộ trộn và bộ dao động. Cấu hình vi sai giúp triệt tiêu các sóng hài bậc chẵn, ngăn hiện tượng tín hiệu công suất lớn ngõ ra phản hồi làm lệch tần số dao động nội.

  • Tại sao mạch khuếch đại công suất lớp AB được ưu tiên lựa chọn thay vì lớp A hoặc lớp C? Mạch khuếch đại lớp AB hoạt động với góc dẫn từ 180 độ đến 360 độ, kết hợp hài hòa giữa độ tuyến tính cao của lớp A và hiệu suất của lớp B. Trong khi lớp C gây méo phi tuyến lớn và lớp A có hiệu suất dưới 50%, lớp AB đảm bảo PAE đạt 32.7% mà vẫn giữ nguyên độ lợi 22 dB.

  • Kỹ thuật phối hợp trở kháng Load-pull đóng vai trò gì trong thiết kế mạch khuếch đại? Kỹ thuật Load-pull mô phỏng sự biến thiên trở kháng tải trên đồ thị Smith để xác định chính xác điểm trở kháng tải tối ưu cho cả công suất phát ngõ ra 10 dBm và hiệu suất PAE lớn nhất. Phương pháp này giúp khắc phục hoàn toàn các sai lệch do hiệu ứng ký sinh của transistor gây ra ở tần số cao.

  • Thiết kế vi mạch ZigBee trên tiến trình CMOS 180nm có khả thi trong sản xuất thực tế tại Việt Nam không? Công nghệ CMOS 180nm là tiến trình chế tạo trưởng thành, có chi phí sản xuất hợp lý và độ ổn định cao, hoàn toàn phù hợp với định hướng xây dựng nhà máy sản xuất chip công suất 1.8 tỷ chip mỗi năm. Toàn bộ thiết kế đã vượt qua kiểm tra DRC và LVS, sẵn sàng cho công đoạn chế tạo mẫu thử nghiệm.

Kết luận

  • Thiết kế và layout hoàn chỉnh khối cao tần máy phát ZigBee băng tần 2.4 GHz trên công nghệ CMOS 180nm bao gồm bộ trộn thụ động, mạch driver biến đổi độ lợi, mạch khuếch đại công suất lớp AB và khối nguồn chuẩn Bandgap Reference 1.2V.
  • Đạt các chỉ tiêu kỹ thuật vượt trội với công suất ngõ ra 10 dBm, độ lợi công suất 22 dB và hiệu suất PAE đạt 32.7% tại điểm nén 1dB Pin = -12.31 dBm, đáp ứng hoàn hảo tiêu chuẩn IEEE 802.15.4.
  • Triệt tiêu 100% dòng tiêu thụ DC tĩnh tại bộ trộn tần thông qua cấu trúc thụ động, nâng cao độ tuyến tính toàn hệ thống với OIP3 đạt mức 17 dBm.
  • Đảm bảo độ tin cậy vật lý cao khi toàn bộ layout vi mạch vượt qua đầy đủ các kiểm tra nghiêm ngặt về DRC và LVS, sẵn sàng tích hợp thành lõi IP thương mại.
  • Xác lập lộ trình chế tạo thực nghiệm mẫu chip (Tape-out) và tích hợp khối xử lý băng gốc kỹ thuật số trong vòng 12 tháng tới.

Các đơn vị nghiên cứu và doanh nghiệp phát triển thiết bị vi điện tử hãy liên hệ và tiếp nhận chuyển giao khối IP cao tần này để nâng cao năng lực tự chủ công nghệ và tối ưu hóa thời lượng pin cho các dòng sản phẩm IoT thông minh.