Tổng quan nghiên cứu

Trong bối cảnh chuyển đổi từ truyền hình tương tự sang truyền hình số mặt đất (DVB-T2), nhu cầu phát triển các chip thu tín hiệu truyền hình số với hiệu suất cao và tiêu thụ năng lượng thấp ngày càng trở nên cấp thiết. Theo đề án số hóa truyền hình của Chính phủ Việt Nam, giai đoạn 2015-2020 đã hoàn tất số hóa tại 13 tỉnh, thành phố, tạo ra nhu cầu lớn về thiết bị thu tín hiệu số. Khối tổng hợp tần số (PLL) trong chip thu cao tần đóng vai trò then chốt, ảnh hưởng trực tiếp đến chất lượng tín hiệu và khả năng giải mã kênh truyền hình.

Mục tiêu nghiên cứu của luận văn là thiết kế khối tổng hợp tần số với tỉ số chia không nguyên (Fractional-N PLL) ứng dụng trong chip thu truyền hình số mặt đất theo chuẩn DVB-T2, sử dụng công nghệ CMOS 130 nm. Phạm vi nghiên cứu tập trung vào dải tần số hoạt động từ 183 – 231 MHz và 479 – 807 MHz, với yêu cầu phase noise tốt hơn -110 dBc/Hz tại tần số offset 1 MHz, nhằm đảm bảo tín hiệu dao động nội ổn định, giảm thiểu sai số tần số và nâng cao chất lượng thu nhận.

Nghiên cứu có ý nghĩa quan trọng trong việc nâng cao hiệu quả tích hợp mạch thu truyền hình số, giảm công suất tiêu thụ và cải thiện chất lượng tín hiệu, góp phần thúc đẩy phát triển công nghệ vi mạch trong lĩnh vực viễn thông tại Việt Nam. Các chỉ số kỹ thuật như phase noise, tần số hoạt động và dòng tiêu thụ được đo đạc và phân tích chi tiết, làm cơ sở cho việc ứng dụng thực tiễn trong các thiết bị thu truyền hình số mặt đất.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Luận văn dựa trên các lý thuyết và mô hình sau:

  • Khối tổng hợp tần số Phase Locked Loop (PLL): Vòng hồi tiếp âm giúp tạo ra tín hiệu dao động ổn định, với các thành phần chính gồm mạch tạo dao động (VCO), mạch chia tần số (divider), mạch so pha/tần số (PFD), mạch charge pump và mạch lọc vòng (loop filter).
  • Fractional-N PLL: Cải tiến so với Integer-N PLL bằng cách sử dụng mạch chia tần số với tỉ số chia không nguyên, giúp tăng độ linh hoạt trong việc chọn tần số chuẩn và giảm hiện tượng frequency offset.
  • Mạch Delta Sigma Modulator (DSM): Cấu trúc MASH 1-1-1 được áp dụng trong mạch chia fractional để tạo ra tỉ số chia lẻ với độ phân giải tần số 25 Hz, giảm nhiễu pha và cải thiện chất lượng tín hiệu.
  • Mạch dao động LC (LC Oscillator): Ưu điểm về phase noise thấp và tần số hoạt động cao, phù hợp cho các ứng dụng thu phát tín hiệu số mặt đất.
  • Lý thuyết điều khiển tự động: Phân tích hàm truyền vòng hở và vòng kín của PLL, đảm bảo độ ổn định hệ thống thông qua việc thiết kế mạch loop filter với điện trở và tụ điện phù hợp.

Các khái niệm chính bao gồm: phase noise, tỉ số chia fractional, độ ổn định vòng PLL, tần số trung tần (IF), và tín hiệu dao động nội (LO).

Phương pháp nghiên cứu

Nghiên cứu sử dụng phương pháp thiết kế và mô phỏng mạch vi điện tử kết hợp đo đạc thực nghiệm:

  • Nguồn dữ liệu: Dữ liệu kỹ thuật từ tiêu chuẩn truyền hình số mặt đất Việt Nam, các mô hình lý thuyết về PLL và mạch dao động, kết quả mô phỏng bằng phần mềm thiết kế vi mạch CMOS 130 nm, và kết quả đo đạc thực tế trên chip chế tạo.
  • Phương pháp phân tích: Mô phỏng điện trở ký sinh, phase noise, tần số dao động, và đáp ứng tần số của các mạch thành phần. Phân tích hàm truyền vòng hở và vòng kín để đảm bảo độ ổn định. Đo đạc phase noise tại các tần số offset tiêu chuẩn (1 MHz) và tần số dao động trong dải yêu cầu.
  • Timeline nghiên cứu: Nghiên cứu bắt đầu từ tháng 01/2017, hoàn thành thiết kế và mô phỏng các mạch chức năng trong 4 tháng đầu, chế tạo và đo đạc chip trong 2 tháng tiếp theo, hoàn thiện luận văn và bảo vệ vào tháng 07/2017.
  • Cỡ mẫu và chọn mẫu: Thiết kế và đo đạc trên một mẫu chip chế tạo theo công nghệ CMOS 130 nm, lựa chọn cấu trúc mạch và thông số dựa trên tiêu chuẩn kỹ thuật và khả năng tích hợp thực tế.

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

  1. Phạm vi tần số hoạt động rộng: Khối tổng hợp tần số thiết kế có thể tạo tín hiệu dao động nội LO trong khoảng 159 – 311 MHz và 479 – 943 MHz, đáp ứng đầy đủ dải tần số VHF và UHF của truyền hình số mặt đất Việt Nam.
  2. Phase noise thấp: Kết quả đo đạc cho thấy phase noise của PLL đạt giá trị tốt hơn -115.24 dBc/Hz tại tần số offset 1 MHz, vượt yêu cầu kỹ thuật đề ra (-110 dBc/Hz), đảm bảo tín hiệu dao động ổn định và giảm thiểu nhiễu pha.
  3. Dòng tiêu thụ hợp lý: Khối PLL tiêu thụ dòng điện khoảng 60 mA ở nguồn 1.2 V, phù hợp với yêu cầu tiết kiệm năng lượng trong các thiết bị thu truyền hình số mặt đất.
  4. Độ ổn định vòng PLL cao: Thiết kế mạch loop filter với điện trở R1 và tụ điện C2 giúp tăng độ dự trữ pha, giảm gợn điện áp điều khiển VCO, từ đó nâng cao độ ổn định và giảm nhiễu tín hiệu.

Thảo luận kết quả

Các kết quả đo đạc được trình bày qua các biểu đồ phổ tín hiệu dao động nội và phase noise tại các kênh truyền hình tiêu chuẩn, cho thấy sự ổn định và chất lượng tín hiệu cao. So với các nghiên cứu trong ngành, thiết kế này đạt hiệu suất tương đương hoặc vượt trội về phase noise và phạm vi tần số hoạt động.

Nguyên nhân chính của hiệu quả này là việc áp dụng cấu trúc Fractional-N PLL với mạch Delta Sigma modulator MASH 1-1-1, giúp giảm nhiễu pha do tỉ số chia không nguyên. Việc sử dụng mạch dao động LC với khung cộng hưởng được tối ưu về điện trở ký sinh và hệ số Q cũng góp phần cải thiện chất lượng tín hiệu.

Ngoài ra, thiết kế mạch loop filter với điện trở và tụ điện song song giúp triệt tiêu hiệu ứng gợn điện áp điều khiển, giảm hiện tượng jitter và tăng độ ổn định vòng PLL. Điều này rất quan trọng trong môi trường truyền hình số mặt đất, nơi tín hiệu nhiễu và sai lệch tần số có thể ảnh hưởng lớn đến chất lượng thu nhận.

Kết quả nghiên cứu không chỉ đáp ứng các tiêu chuẩn kỹ thuật của truyền hình số mặt đất Việt Nam mà còn có tiềm năng ứng dụng rộng rãi trong các thiết bị thu phát tín hiệu số khác, góp phần nâng cao hiệu quả và độ tin cậy của hệ thống truyền hình số.

Đề xuất và khuyến nghị

  1. Tối ưu hóa công suất tiêu thụ: Đề xuất sử dụng các kỹ thuật điều khiển dòng điện phân cực động trong mạch VCO và các thành phần PLL để giảm dòng tiêu thụ khi hoạt động ở các kênh có tần số thấp, hướng tới mục tiêu giảm 10-15% công suất trong vòng 12 tháng. Chủ thể thực hiện: nhóm thiết kế vi mạch và phòng thí nghiệm MICS.
  2. Nâng cao độ phân giải tần số: Phát triển thêm các cấu trúc Delta Sigma modulator với độ phân giải cao hơn 25 Hz, nhằm cải thiện khả năng điều chỉnh tần số và giảm nhiễu pha, dự kiến hoàn thành trong 18 tháng. Chủ thể thực hiện: nhóm nghiên cứu viễn thông và vi mạch.
  3. Tích hợp đa chuẩn truyền hình số: Mở rộng thiết kế để hỗ trợ thêm các chuẩn truyền hình số khác như ATSC, ISDB-T, giúp tăng tính linh hoạt và khả năng ứng dụng của chip thu, thời gian thực hiện 24 tháng. Chủ thể thực hiện: phòng nghiên cứu và phát triển sản phẩm.
  4. Cải tiến thiết kế mạch loop filter: Nghiên cứu và áp dụng các cấu trúc lọc vòng mới nhằm giảm thiểu nhiễu và tăng độ ổn định vòng PLL, đồng thời giảm kích thước mạch, dự kiến hoàn thành trong 12 tháng. Chủ thể thực hiện: nhóm thiết kế mạch analog.
  5. Thử nghiệm thực tế và đánh giá hiệu suất: Khuyến nghị tiến hành thử nghiệm chip trong các môi trường thu phát thực tế tại một số địa phương để đánh giá hiệu quả và điều chỉnh thiết kế phù hợp với điều kiện thực tế. Thời gian thực hiện 6-9 tháng. Chủ thể thực hiện: phòng thí nghiệm và đối tác sản xuất thiết bị thu.

Đối tượng nên tham khảo luận văn

  1. Sinh viên và nghiên cứu sinh ngành Kỹ thuật Viễn thông và Vi mạch: Luận văn cung cấp kiến thức chuyên sâu về thiết kế PLL Fractional-N, mạch dao động LC và các kỹ thuật giảm nhiễu pha, hỗ trợ học tập và nghiên cứu nâng cao.
  2. Kỹ sư thiết kế vi mạch và chip thu phát tín hiệu số: Tài liệu chi tiết về thiết kế, mô phỏng và đo đạc các mạch chức năng trong PLL giúp kỹ sư cải tiến sản phẩm, tối ưu hiệu suất và tiết kiệm năng lượng.
  3. Các nhà phát triển thiết bị truyền hình số mặt đất: Tham khảo để hiểu rõ yêu cầu kỹ thuật và giải pháp thiết kế chip thu cao tần, từ đó nâng cao chất lượng sản phẩm và đáp ứng tiêu chuẩn quốc gia.
  4. Các tổ chức nghiên cứu và phát triển công nghệ viễn thông: Cung cấp cơ sở khoa học và kỹ thuật để phát triển các dự án nghiên cứu, ứng dụng công nghệ CMOS trong lĩnh vực truyền hình số và vi mạch tích hợp.

Câu hỏi thường gặp

  1. Khối tổng hợp tần số Fractional-N PLL là gì và ưu điểm so với Integer-N PLL?
    Fractional-N PLL là khối tổng hợp tần số sử dụng mạch chia tần số với tỉ số chia không nguyên, cho phép điều chỉnh tần số dao động với độ phân giải cao hơn và giảm hiện tượng frequency offset. Ví dụ, trong truyền hình số mặt đất, Fractional-N giúp thu chính xác các kênh có băng thông hẹp hơn so với Integer-N.

  2. Tại sao phase noise lại quan trọng trong thiết kế PLL cho chip thu truyền hình số?
    Phase noise ảnh hưởng đến chất lượng tín hiệu dao động nội, gây sai lệch tần số và giảm tỉ số tín hiệu trên nhiễu. Phase noise thấp giúp cải thiện khả năng thu nhận tín hiệu chính xác và giảm hiện tượng nhiễu kênh lân cận, rất quan trọng trong môi trường truyền hình số.

  3. Công nghệ CMOS 130 nm có ưu điểm gì trong thiết kế mạch PLL?
    Công nghệ CMOS 130 nm cho phép tích hợp mạch với kích thước nhỏ, tiêu thụ năng lượng thấp và khả năng hoạt động ở tần số cao, phù hợp với yêu cầu thiết kế mạch PLL cho truyền hình số mặt đất với hiệu suất và độ ổn định cao.

  4. Làm thế nào để đảm bảo độ ổn định của vòng PLL trong thiết kế?
    Độ ổn định được đảm bảo bằng cách thiết kế mạch loop filter với điện trở và tụ điện phù hợp, tạo điểm zero trong hàm truyền vòng hở, tăng độ dự trữ pha (phase margin). Việc này giúp giảm rung lắc điện áp điều khiển VCO và giảm phase noise.

  5. Mạch Delta Sigma Modulator (DSM) đóng vai trò gì trong Fractional-N PLL?
    DSM tạo ra tỉ số chia không nguyên với độ phân giải cao, giúp giảm nhiễu pha do việc thay đổi tỉ số chia liên tục. Cấu trúc MASH 1-1-1 được sử dụng để đạt độ phân giải tần số 25 Hz, nâng cao chất lượng tín hiệu dao động nội.

Kết luận

  • Luận văn đã thiết kế thành công khối tổng hợp tần số Fractional-N PLL ứng dụng trong chip thu truyền hình số mặt đất theo chuẩn DVB-T2, với dải tần hoạt động rộng và phase noise thấp hơn -115 dBc/Hz tại offset 1 MHz.
  • Thiết kế mạch dao động LC và mạch loop filter được tối ưu nhằm đảm bảo độ ổn định vòng PLL và giảm nhiễu pha, đáp ứng yêu cầu kỹ thuật của hệ thống truyền hình số.
  • Kết quả đo đạc thực tế trên chip CMOS 130 nm chứng minh hiệu suất và khả năng tích hợp cao, phù hợp với các thiết bị thu truyền hình số mặt đất hiện đại.
  • Đề xuất các giải pháp cải tiến công suất tiêu thụ, nâng cao độ phân giải tần số và tích hợp đa chuẩn truyền hình nhằm mở rộng ứng dụng và nâng cao hiệu quả thiết kế.
  • Khuyến nghị triển khai thử nghiệm thực tế và phát triển các phiên bản chip tiếp theo trong vòng 1-2 năm tới, đồng thời kêu gọi các nhà nghiên cứu và kỹ sư trong ngành tiếp tục ứng dụng và phát triển công nghệ này.

Hành động tiếp theo: Các nhóm nghiên cứu và doanh nghiệp trong lĩnh vực viễn thông nên phối hợp triển khai các đề xuất cải tiến, đồng thời ứng dụng kết quả nghiên cứu vào sản xuất thiết bị thu truyền hình số mặt đất để nâng cao chất lượng và hiệu quả kinh tế.