Tổng quan luận án

Tính cấp thiết và khoảng trống nghiên cứu

Trong các hệ thống thông tin kỹ thuật số và truyền thông không dây thế hệ mới (cụ thể là mạng 5G New Radio - 5G NR), nhu cầu truyền tải dữ liệu dung lượng lớn với độ trễ thấp và độ tin cậy cao đòi hỏi các kỹ thuật kiểm soát lỗi kênh truyền phải đạt hiệu năng tiệm cận giới hạn Shannon. Mã kiểm tra chẵn lẻ mật độ thấp (Low-Density Parity-Check - LDPC) thuộc phương thức tự sửa lỗi (Forward Error Correction - FEC) được chuẩn hóa cho kênh dữ liệu 5G nhờ các đặc tính về độ lợi giải mã và khả năng xử lý song song.

Tuy nhiên, việc triển khai bộ giải mã LDPC trong hệ thống 5G đối mặt với các rào cản kỹ thuật:

  • Chuẩn 5G sử dụng các khối mã có chiều dài lớn và cấu trúc mã không đều (irregular), dẫn đến yêu cầu dung lượng bộ nhớ lưu trữ rất lớn và tốc độ xử lý (throughput) tính bằng gigabit/giây (Gbps).
  • Thuật toán giải mã lặp tối ưu Belief-Propagation (BP) đòi hỏi các phép tính phi tuyến phức tạp (hàm tanh), gây tốn kém diện tích phần cứng. Ngược lại, thuật toán giải mã xấp xỉ Min-Sum (MS) tuy giảm tải tính toán bằng các phép so sánh và cộng nhưng lại làm suy giảm đáng kể hiệu suất sửa lỗi (BER) do hiện tượng ước lượng quá mức (overestimation) độ tin cậy thông tin.
  • Các biến thể cải tiến của thuật toán MS truyền thống thường phải tìm đồng thời hai giá trị cực tiểu ($min_1, min_2$) tại khối xử lý nút kiểm tra (Check Node Unit - CNU), làm tăng độ phức tạp mạch logic. Đồng thời, việc phân bổ bộ nhớ kiểm tra theo bậc cực đại ($d_{c_max}$) cho toàn bộ các phân lớp trong cấu trúc mã không đều gây lãng phí lớn tài nguyên phần cứng.

Khoảng trống nghiên cứu được xác định là sự thiếu hụt các giải pháp đồng bộ: vừa cải thiện hiệu suất sửa lỗi của thuật toán MS thông qua các hệ số hiệu chỉnh toán học, vừa tối ưu hóa kiến trúc phần cứng FPGA bằng cách rút gọn việc tìm giá trị cực tiểu và phân bổ lại cấu trúc bộ nhớ lưu trữ dựa trên đặc tính của mã 5G.

Mục tiêu nghiên cứu

  1. Nghiên cứu và đề xuất phương pháp cải thiện hiệu suất giải mã dựa trên thuật toán Min-Sum bằng cách tác động các hệ số hiệu chỉnh lên thông tin tại nút kiểm tra (Check Node - CN) và/hoặc nút biến (Variable Node - VN) nhằm xác định thuật toán phù hợp cho thiết kế phần cứng.
  2. Nghiên cứu đặc tính của mã 5G LDPC để đề xuất phương pháp giảm không gian bộ nhớ lưu trữ.
  3. Nghiên cứu và thiết kế bộ giải mã LDPC trên nền tảng công nghệ FPGA với kiến trúc bán song song, lịch trình phân lớp và kỹ thuật đường ống (pipeline) nhằm tối ưu tài nguyên logic, tiết kiệm bộ nhớ và nâng cao hiệu suất giải mã.

Đối tượng và phạm vi nghiên cứu

  • Đối tượng nghiên cứu: Lý thuyết mã LDPC (mã QC-LDPC trong 5G); các thuật toán giải mã lặp mềm (MP, BP, MS, OMS, NMS); kiến trúc phần cứng bộ giải mã LDPC (các khối CNU, VNU, APB, DECOM, bộ nhớ CN-MB); hệ thống phần cứng trên nền tảng FPGA.
  • Phạm vi nghiên cứu:
    • Về thuật toán: Các giải thuật phát triển trên nền tảng MS cho mã 5G LDPC sử dụng ma trận cơ sở BG1 và BG2, với các chiều dài khối mã $N \in {4080, 6720, 7424, 8448, 8832, 13056}$ bit và tỷ lệ mã $R \in {1/4, 1/2, 3/5, 2/3, 3/4}$.
    • Về phần cứng: Thiết kế và hiện thực bộ giải mã trên vi mạch FPGA Xilinx Kintex UltraScale+ đối với ma trận cơ sở BG1, chiều dài khối mã $N = 8832$ bit, tỷ lệ mã $R = 1/2$, số vòng lặp giải mã tối đa bằng 10.

Tổng quan tài liệu và vị trí của luận án

Các hướng nghiên cứu trước

  • Sự hình thành và phân tích mã LDPC: Gallager (1962) lần đầu tiên giới thiệu mã LDPC, nhưng bị hạn chế bởi năng lực tính toán phần cứng thời bấy giờ so với mã Reed-Solomon (1960). Đến thập niên 1980–1990, Tanner (1981) đề xuất biểu diễn mã bằng đồ thị hai phía (giản đồ Tanner). Sự xuất hiện của mã Turbo (Berrou và cộng sự, 1993) đã thúc đẩy nghiên cứu trở lại về mã LDPC. Sipser và Spielman (1996) phân tích expander codes; MacKay và Neal (1996) chứng minh mã LDPC ngẫu nhiên tiệm cận giới hạn Shannon khoảng 1 dB. Richardson và cộng sự (2001) cùng Chung và cộng sự (2001) phát triển công cụ Density Evolution (DE) để phân tích mã không đều, đạt hiệu năng cách giới hạn Shannon 0.0045 dB ở chiều dài khối $10^7$.
  • Cải tiến thuật toán giải mã Min-Sum: Chen và cộng sự (2002, 2005) đề xuất thuật toán Normalized Min-Sum (NMS) và Offset Min-Sum (OMS) nhằm thu hẹp khoảng cách hiệu năng giữa MS và BP. Zhang và cộng sự đưa ra giải pháp áp dụng đồng thời hai hệ số hiệu chỉnh tại nút kiểm tra (2D-OMS/NMS). Để giảm tài nguyên tính toán, các nghiên cứu (như Zhang et al., 2017; Zhao et al., 2018) đưa ra kỹ thuật chỉ tìm một giá trị cực tiểu ($min_1$) và xấp xỉ giá trị thứ hai ($min_2$), tuy nhiên gặp nhược điểm xuất hiện lỗi nền (error floor) cao ở vùng SNR lớn.
  • Tối ưu hóa kiến trúc phần cứng và bộ nhớ: Kỹ thuật lịch trình flooding và layered (phân lớp) được so sánh bởi Zhang và cộng sự. Cấu trúc bán song song (partially parallel) kết hợp đường ống (pipeline) được phân tích để cân đối throughput và diện tích logic. Về bộ nhớ, các hướng tiếp cận trước đây bao gồm: kỹ thuật xóa bit trọng số thấp nhất (LSB), chia tách hàng (split-row), hoặc gộp các lớp trực giao (orthogonal layers) của ma trận 5G. Nhược điểm của các kỹ thuật này là làm suy giảm hiệu năng sửa lỗi hoặc làm tăng kích thước bộ nhớ đệm cập nhật từ mã.
                    [Thuật toán cơ sở: Belief-Propagation (BP)]
                         (Đơn giản hóa phép tính)
                        [Thuật toán Min-Sum (MS)]
[Cải tiến một phía: Nút kiểm tra (CN)]           [Cải tiến kết hợp: Cả nút CN và VN]
 • OMS, NMS (1 hệ số)                             • VOMS (Offset VN)
 • IOMS, AOMS (2 hệ số hiệu chỉnh CN)             • HOMS (Offset kết hợp CN và VN)
 • SMA-MSA (Xấp xỉ min2)                          • EsmMS (Single-minimum + Offset VN)
                                                    (Đưa vào thiết kế phần cứng)
                                                  [Bộ giải mã FPGA Kintex UltraScale+]
                                                   • Chỉ tính min1 tại CNU
                                                   • Khối gộp VNU/APB
                                                   • Phân chia bộ nhớ theo bậc dc

Khoảng trống luận án lựa chọn giải quyết

Luận án tập trung giải quyết đồng thời bài toán thuật toán và cấu trúc phần cứng:

  1. Đề xuất các thuật toán biến thể (IOMS, AOMS, VOMS, HOMS, EsmMS) nhằm kiểm soát việc ước lượng quá mức thông tin thông qua việc tác động hệ số hiệu chỉnh vào nút kiểm tra và nút biến, loại bỏ lỗi nền khi áp dụng phương pháp tìm một cực tiểu duy nhất.
  2. Khắc phục sự lãng phí không gian lưu trữ do tính chất không đều của ma trận 5G LDPC BG1 (bậc nút kiểm tra dao động từ 3 đến 19) bằng giải pháp phân chia bộ nhớ theo nhóm bậc nút kiểm tra thực tế, kết hợp lưu trữ nén thông tin.

Cơ sở lý thuyết và phương pháp nghiên cứu

Cơ sở lý thuyết và các khái niệm

  • Biểu diễn ma trận và giản đồ Tanner: Mã LDPC $(N, K)$ được định nghĩa bởi ma trận kiểm tra chẵn lẻ $H$ kích thước $M \times N$ ($M = N - K$). Từ mã thỏa mãn điều kiện $H \cdot x^T = 0 \pmod 2$. Giản đồ Tanner biểu diễn quan hệ liên kết giữa $M$ nút kiểm tra (CN $c_m$) và $N$ nút biến (VN $v_n$). Bậc của nút kiểm tra $d_c$ và bậc của nút biến $d_v$ đại diện cho số lượng liên kết tương ứng trên mỗi hàng và mỗi cột của ma trận $H$.
  • Mã Quasi-Cyclic LDPC (QC-LDPC) và chuẩn 5G NR: Ma trận kiểm tra chẵn lẻ $H$ kích thước $(Z \cdot R) \times (Z \cdot C)$ được mở rộng từ ma trận cơ sở $B$ kích thước $R \times C$ thông qua hệ số mở rộng $Z = a \times 2^j$ (với $a \in {2, 3, 5, 7, 9, 11, 13, 15}$ và $j \in [0, 7]$, cho ra 51 giá trị $Z \in [2, 384]$).
    • Chuẩn 5G NR sử dụng ma trận cơ sở BG1 (dành cho khối tin $500 \le K \le 8448$, tỷ lệ mã $1/3 \le R \le 8/9$, kích thước ma trận cơ sở $46 \times 68$) gồm 5 ma trận con $A, B, C, O, I$.
    • 4 dòng đầu của BG1 là phần lõi kiểm tra có bậc nút kiểm tra cao nhất ($d_c = 19$), trong khi 42 dòng mở rộng có bậc $d_c$ thấp hơn (từ 3 đến 10). Phía nút biến có 42 cột bậc 1 ($d_v = 1$, chiếm 62% tổng số cột).
  • Thuật toán giải mã lặp Message-Passing (MP):
    • Khởi tạo thông tin tiên nghiệm dưới dạng tỷ số hợp lệ logarit (LLR): $y_n = L_n = \ln \left( \frac{P(x_n=0|y_n)}{P(x_n=1|y_n)} \right)$.
    • Thuật toán Belief-Propagation (BP) cập nhật thông tin từ nút kiểm tra đến nút biến (CTV - $\beta_{mn}$): $$\beta_{mn} = 2 \tanh^{-1} \left( \prod_{n' \in H(m)\setminus {n}} \tanh \left( \frac{\alpha_{mn'}}{2} \right) \right)$$
    • Thuật toán Min-Sum (MS) xấp xỉ phép tính trên thành: $$\beta_{mn} = \left( \prod_{n' \in H(m)\setminus {n}} \operatorname{sgn}(\alpha_{mn'}) \right) \cdot \min_{n' \in H(m)\setminus {n}} |\alpha_{mn'}|$$
    • Quá trình cập nhật thông tin từ nút biến đến nút kiểm tra (VTC - $\alpha_{mn}$) và thông tin hậu nghiệm (AP - $Y_n$): $$\alpha_{mn} = y_n + \sum_{m' \in H(n)\setminus {m}} \beta_{m'n}, \quad Y_n = y_n + \sum_{m \in H(n)} \beta_{mn}$$
  • Mối quan hệ SNR và BER: Tỷ số năng lượng bit trên mật độ công suất nhiễu được tính qua công thức: $$E_b/N_0 ,[\text{dB}] = \text{SNR},[\text{dB}] - 10 \lg(R \log_2 V)$$ Đặc tuyến BER được phân tích qua 3 miền: miền không hội tụ (non-convergence), miền thác nước (waterfall), và miền lỗi nền (error floor).

Phương pháp nghiên cứu

  • Phương pháp giải tích và tối ưu hóa toán học: Thiết lập công thức toán học hiệu chỉnh biên độ thông tin LLR tại các nút nhằm bù trừ sai số ước lượng xấp xỉ của thuật toán MS; phân tích mật độ phân bố xác suất (PDF) và hàm phân bố tích lũy (CDF) của thông tin truyền tin.
  • Phương pháp mô phỏng định lượng: Sử dụng phần mềm MATLAB R2022b để thực hiện mô phỏng Monte-Carlo đánh giá đường cong BER theo $E_b/N_0$ trên các kênh truyền tạp âm Gauss trắng cộng (AWGN) và kênh fading Rayleigh, kết hợp các sơ đồ điều chế BPSK, QPSK, 8-QAM, 16-QAM.
  • Phương pháp thiết kế và thực thi phần cứng:
    • Mô tả kiến trúc phần cứng bằng ngôn ngữ Verilog HDL.
    • Tổng hợp, phân tích tài nguyên logic (LUT, Flip-Flop, BRAM) và kiểm tra định thời (timing) bằng phần mềm Xilinx Vivado 2021.
    • Kiểm tra tính đúng đắn thông qua so sánh kết quả xử lý giữa mô hình mô phỏng phần mềm và dữ liệu xuất ra từ phần cứng trên vi mạch FPGA Xilinx Kintex UltraScale+.

Nguồn tư liệu và dữ liệu nghiên cứu

  • Cấu hình ma trận cơ sở BG1, BG2 và bảng hệ số mở rộng $Z$ theo tiêu chuẩn kỹ thuật 3GPP 5G New Radio (Release 15/16).
  • Dữ liệu đo đạc tài nguyên phần cứng trích xuất trực tiếp từ các báo cáo tổng hợp (Utilization Report, Timing Report) của công cụ Xilinx Vivado 2021.

Nội dung chính theo từng chương

Chương 1: Giới thiệu

Chương 1 thiết lập bức tranh tổng thể về nhu cầu phát triển của hạ tầng viễn thông số, sự dịch chuyển từ các phương thức truyền dẫn truyền thống sang các ứng dụng băng thông rộng di động nâng cao (eMBB) và Internet vạn vật (IoT). Chương này phân tích chi tiết hai phương thức kiểm soát lỗi kênh truyền: ARQ (gây lãng phí băng thông do phải truyền lại dữ liệu) và FEC (tự sửa lỗi nhờ chèn thêm bit kiểm tra chẵn lẻ).

Nội dung chương nêu bật các ưu thế của mã LDPC, thống kê tình hình nghiên cứu LDPC trên các cơ sở dữ liệu học thuật quốc tế (IEEE, Springer, ScienceDirect, Wiley) giai đoạn 2017–2023, cũng như các nghiên cứu liên quan tại Việt Nam. Trên cơ sở đó, chương xác định mục tiêu nghiên cứu, phạm vi, đối tượng, phương pháp luận và cấu trúc 5 chương của toàn văn luận án.

Chương 2: Cơ sở lý thuyết về mã LDPC

Chương 2 trình bày toàn diện hệ thống lý thuyết nền tảng về mã LDPC và các kỹ thuật liên quan:

  • Lịch sử phát triển từ luận án năm 1962 của Gallager đến các công trình hiện đại của Tanner, MacKay, Neal và Richardson.
  • Hai phương pháp biểu diễn mã LDPC: ma trận kiểm tra chẵn lẻ $H$ và giản đồ Tanner hai phía.
  • Cấu trúc mã Quasi-Cyclic LDPC (QC-LDPC) và cấu trúc ma trận cơ sở BG1/BG2 trong chuẩn 5G NR. Luận án phân tích chi tiết sự không đồng đều của ma trận BG1 qua các bảng thống kê phân bố bậc nút kiểm tra ($d_c$) và bậc nút biến ($d_v$).
Bậc nút kiểm tra ($d_c$) 3 4 5 6 7 8 9 10 19
Số dòng trong ma trận BG1 1 5 18 8 5 2 2 1 4
Bậc nút biến ($d_v$) 1 4 5 6 7 8 9 10 11 12 13 25 30
Số cột trong ma trận BG1 42 1 1 2 4 3 1 4 3 4 1 1 1
  • Cơ chế toán học của các thuật toán giải mã quyết định mềm: Message-Passing (MP), Belief-Propagation (BP) và Min-Sum (MS).
  • Phân tích các dạng lịch trình giải mã: Lịch trình flooding (xử lý đồng thời tất cả các nút, tốc độ cao nhưng hội tụ chậm, độ phức tạp định tuyến lớn) và lịch trình phân lớp (layered scheduling - cập nhật thông tin tức thời sau mỗi lớp, tăng tốc độ hội tụ lên gấp đôi, giảm số vòng lặp yêu cầu).
  • Các cấu trúc phần cứng cơ bản: Song song hoàn toàn (fully parallel), nối tiếp (serial) và bán song song (partially parallel). Phân tích hiện tượng xung đột dữ liệu đường ống (pipeline hazards) và các giải pháp chèn chu kỳ dừng (stall cycles).
  • Quy trình thiết kế mạch tích hợp trên FPGA bằng ngôn ngữ mô tả phần cứng HDL.

Chương 3: Thuật toán giải mã cho mã LDPC

Chương 3 đi sâu vào việc phân tích toán học và đề xuất các giải thuật giải mã mới nhằm thu hẹp suy hao hiệu năng của thuật toán MS:

  • Khảo sát ảnh hưởng của hệ số hiệu chỉnh: Khảo sát sự phân bố biên độ thông tin nút kiểm tra giữa BP, MS, NMS và OMS. Luận án chỉ ra rằng việc nhân hệ số chuẩn hóa hoặc trừ hệ số offset giúp dịch chuyển hàm mật độ xác suất của MS về gần với thuật toán tối ưu BP, cải thiện khả năng sửa lỗi thêm 0.37 dB tại mức $\text{BER} = 10^{-6}$.
  • Nhóm thuật toán hiệu chỉnh tại nút kiểm tra (CN):
    • Improved Offset Min-Sum (IOMS): Sử dụng hai hệ số bù trừ khác nhau cho giá trị cực tiểu thứ nhất và cực tiểu thứ hai tại khối xử lý CN.
    • Advanced Offset Min-Sum (AOMS): Cải tiến cách thức hiệu chỉnh biên độ thông tin ngõ ra nút kiểm tra, cải thiện 0.26 dB so với thuật toán tham khảo Simplified Minimum Approximation Min-Sum (SMA-MSA).
  • Nhóm thuật toán hiệu chỉnh đồng thời nút biến (VN) và nút kiểm tra (CN):
    • Variable Offset Min-Sum (VOMS) & Hybrid Offset Min-Sum (HOMS): Kết hợp hệ số offset tại nút kiểm tra và hệ số bù trừ tại nút biến, giúp triệt tiêu hiện tượng khuếch đại sai số qua các vòng lặp.
    • Enhanced single minimum Min-Sum (EsmMS): Thuật toán chỉ tìm một giá trị cực tiểu duy nhất ($min_1$) và chỉ số tương ứng ($index$) tại khối CN, giá trị cực tiểu thứ hai được nội suy/hiệu chỉnh bằng hệ số toán học kết hợp với việc tác động hệ số hiệu chỉnh tại nút biến. Giải pháp này giúp loại bỏ hoàn toàn lỗi nền thường gặp ở các thuật toán xấp xỉ cực tiểu đơn (smMS).
  • Kết quả mô phỏng Monte-Carlo: Đánh giá trên ma trận 5G BG1 với các tỷ lệ mã $R \in {1/2, 2/3, 3/4, 3/5}$ và chiều dài mã từ 4080 đến 13056 bit. Tại mức $\text{BER} = 10^{-8}$, thuật toán HOMS đề xuất cải thiện 0.38 dB độ lợi giải mã so với thuật toán MS tiêu chuẩn.

Chương 4: Thiết kế phần cứng bộ giải mã LDPC với mục đích tiết kiệm bộ nhớ và cải thiện hiệu suất giải mã

Chương 4 hiện thực hóa các giải thuật đề xuất thành kiến trúc phần cứng vi mạch hoàn chỉnh trên nền tảng FPGA:

  • Cấu trúc bộ giải mã phân lớp bán song song: Luận án lựa chọn giải pháp định dạng lượng tử hóa số bit biểu diễn thông tin tối ưu nhằm cân bằng giữa độ chính xác sửa lỗi và số lượng cổng logic.
  • Tối ưu hóa khối tính toán CNU và VNU:
    • Trong các bộ giải mã HOMS và EsmMS đề xuất, khối CNU được thiết kế rút gọn: thay vì mạng so sánh phức tạp để tìm hai giá trị nhỏ nhất ($min_1, min_2$), mạch chỉ tìm duy nhất $min_1$ và vị trí của nó.
    • Tích hợp khối xử lý nút biến (VNU) và khối cập nhật thông tin hậu nghiệm (APB) thành một khối chức năng hợp nhất (VNU/APB), giảm diện tích chuyển mạch và tài nguyên định tuyến.
    • Sử dụng khối giải nén (DECOM) để khôi phục định dạng thông tin trước khi truyền sang phân lớp tiếp theo.
  • Kỹ thuật phân chia bộ nhớ kiểm tra (CN-MB):
    • Trong bộ giải mã MS thông thường, mỗi phân lớp đều phải phân bổ ô nhớ ứng với bậc cực đại $d_{c_max} = 19$.
    • Luận án đề xuất kỹ thuật phân chia bộ nhớ thành hai khối nhớ độc lập (CN-MB1 và CN-MB2) theo phân nhóm bậc nút kiểm tra. Các phân lớp có bậc nút kiểm tra nhỏ ($d_c \le 6$) được nhóm riêng vào CN-MB1, các phân lớp có bậc cao ($d_c > 6$) được gán vào CN-MB2.
    • Kết hợp lưu trữ thông tin CTV dưới dạng nén (chỉ lưu $min_1$, dấu của các ngõ vào và vị trí cực tiểu). Kỹ thuật này giúp tiết kiệm 37% dung lượng bộ nhớ so với bộ giải mã MS thông thường và tiết kiệm 29% so với bộ giải mã HOMS.
Tham số thiết kế / Kết quả Bộ giải mã MS tham khảo Bộ giải mã HOMS đề xuất Bộ giải mã EsmMS đề xuất
Nền tảng thực thi FPGA Kintex UltraScale+ FPGA Kintex UltraScale+ FPGA Kintex UltraScale+
Ma trận cơ sở / Chiều dài mã BG1 / $N = 8832$ bit BG1 / $N = 8832$ bit BG1 / $N = 8832$ bit
Tỷ lệ mã ($R$) / Số vòng lặp $1/2$ / 10 vòng $1/2$ / 10 vòng $1/2$ / 10 vòng
Tần số hoạt động cực đại ($F_{max}$) — $153.5\text{ -- }153.8\text{ MHz}$ $142.8\text{ -- }153.8\text{ MHz}$
Tốc độ xử lý (Throughput) — $2.82\text{ -- }2.83\text{ Gbps}$ $2.82\text{ -- }2.83\text{ Gbps}$
Dung lượng bộ nhớ CN-MB Tiêu chuẩn ($100%$) Tiết kiệm so với MS Giảm $37%$ vs MS, giảm $29%$ vs HOMS
Hiệu suất sử dụng phần cứng (HUE) Tham chiếu cơ sở $\approx 4.65\text{ tài nguyên/lớp.Mbps}$ $\approx 4.65\text{ tài nguyên/lớp.Mbps}$
Mức độ tiết kiệm tài nguyên logic 1x Tiết kiệm 4.5 – 5 lần Tiết kiệm 4.5 – 5 lần
  • Kiểm tra tính ứng dụng trong mạng 5G: Đánh giá hoạt động của bộ giải mã dưới các điều kiện kênh truyền AWGN, fading Rayleigh và các chuẩn điều chế bậc cao (QPSK, 8-QAM, 16-QAM), chứng minh khả năng đáp ứng yêu cầu băng thông và độ trễ của các dịch vụ 5G.

Chương 5: Kết luận và hướng phát triển

Chương 5 tổng kết toàn bộ các kết quả đạt được về mặt lý thuyết thuật toán và thiết kế phần cứng, đồng thời chỉ ra các điểm giới hạn của đề tài và vạch ra định hướng nghiên cứu tiếp theo.

Kết quả và những đóng góp mới

Đóng góp về mặt lý thuyết và thuật toán

  1. Khảo sát hệ thống hóa tác động của giải thuật giải mã đối với mã 5G QC-LDPC: Phân tích định lượng sự thay đổi của hàm mật độ xác suất thông tin truyền tin khi có sự can thiệp của các hệ số hiệu chỉnh, chứng minh OMS và NMS cải thiện độ lợi sửa lỗi 0.37 dB so với MS ở mức $\text{BER} = 10^{-6}$.
  2. Đề xuất hai thuật toán giải mã hiệu chỉnh nút kiểm tra (IOMS và AOMS): Cải thiện hiệu suất sửa lỗi lên đến 0.26 dB so với thuật toán tham khảo SMA-MSA mà không làm tăng đáng kể tài nguyên logic.
  3. Đề xuất ba thuật toán giải mã hiệu chỉnh đồng thời nút kiểm tra và nút biến (HOMS, VOMS và EsmMS): Đạt mức cải thiện hiệu năng giải mã lên đến 0.38 dB so với thuật toán Min-Sum tiêu chuẩn tại mức $\text{BER} = 10^{-8}$ trên ma trận 5G BG1 với nhiều cấu hình tỷ lệ mã và chiều dài khối khác nhau.

Đóng góp về mặt kỹ thuật và thực tiễn

  1. Thiết kế phần cứng tối ưu cho khối CNU và VNU/APB: Hiện thực thành công kỹ thuật tính toán một cực tiểu duy nhất ($min_1$) cho khối xử lý nút kiểm tra, kết hợp tích hợp hai khối VNU và APB, giúp giảm độ phức tạp định tuyến và diện tích mạch.
  2. Kỹ thuật phân chia bộ nhớ lưu trữ dựa trên phân bố bậc nút kiểm tra ($d_c$): Tận dụng tính chất không đều của ma trận 5G LDPC BG1 để thiết lập hai khối nhớ độc lập, giúp tiết kiệm 37% không gian bộ nhớ so với bộ giải mã MS tiêu chuẩn và 29% so với bộ giải mã HOMS.
  3. Hiện thực và kiểm chứng trên chip FPGA Xilinx Kintex UltraScale+: Bộ giải mã đề xuất (HOMS và EsmMS) hoạt động ở tần số cực đại 153.8 MHz, đạt tốc độ xử lý $2.82 - 2.83\text{ Gbps}$ (ở chiều dài mã 8832 bit, tỷ lệ mã 1/2, 10 vòng lặp giải mã), đạt chỉ số hiệu quả sử dụng phần cứng $\text{HUE} \approx 4.65\text{ tài nguyên/lớp.Mbps}$, tiết kiệm tài nguyên phần cứng từ 4.5 đến 5 lần so với các thiết kế tham khảo.

Hạn chế và hướng nghiên cứu tiếp

Hạn chế của nghiên cứu

  • Phạm vi thiết kế phần cứng chi tiết trên FPGA trong luận án mới chỉ tập trung thực thi cho ma trận cơ sở BG1 ở chiều dài khối mã $N = 8832$ bit và tỷ lệ mã $R = 1/2$.
  • Việc tìm kiếm các hệ số hiệu chỉnh tối ưu trong một số trường hợp vẫn có sự phụ thuộc vào điều kiện giá trị SNR và số vòng lặp giải mã.

Hướng nghiên cứu tiếp theo

  • Mở rộng thiết kế phần cứng hỗ trợ toàn diện ma trận cơ sở BG2 dành cho các gói tin ngắn và tốc độ mã thấp trong mạng 5G.
  • Tích hợp khả năng tự động cấu hình linh hoạt đa tỷ lệ mã ($R$) và đa chiều dài khối mã ($N$) trên cùng một kiến trúc phần cứng.
  • Chuyển đổi và tối ưu hóa thiết kế hướng tới quy trình tổng hợp mạch tích hợp chuyên dụng ASIC (Application-Specific Integrated Circuits) để đánh giá thêm về mức tiêu thụ công suất thực tế.

Giá trị tham khảo

  • Đối với nghiên cứu sinh và học viên cao học ngành Kỹ thuật Điện tử, Viễn thông: Luận án cung cấp khung phương pháp luận hoàn chỉnh từ việc mô hình hóa toán học các giải thuật giải mã lặp (BP, MS, OMS, NMS, HOMS, EsmMS) đến kỹ thuật mô phỏng Monte-Carlo trên phần mềm MATLAB.
  • Đối với kỹ sư thiết kế phần cứng và hệ thống viễn thông (FPGA/ASIC): Các giải pháp kỹ thuật tại Chương 4 (kỹ thuật tính cực tiểu đơn, gộp khối VNU/APB, lưu trữ nén dữ liệu CTV, phân bổ bộ nhớ theo bậc nút kiểm tra $d_c$, cấu trúc đường ống tránh xung đột) là tài liệu tham khảo trực tiếp cho bài toán tối ưu hóa tài nguyên phần cứng và thông lượng giải mã trong các hệ thống truyền dẫn 5G/6G.
  • Đối với giảng viên và cơ sở đào tạo đại học: Cung cấp tài liệu tham khảo chuyên sâu về lý thuyết mã hóa kênh kiểm soát lỗi, cấu trúc mã Quasi-Cyclic LDPC và ma trận chuẩn hóa 5G NR BG1/BG2 phục vụ giảng dạy các môn học Xử lý tín hiệu số và Thiết kế vi mạch.

Câu hỏi thường gặp

1. Tại sao thuật toán Min-Sum tiêu chuẩn lại có hiệu suất sửa lỗi kém hơn Belief-Propagation và luận án khắc phục bằng cách nào?

Thuật toán BP sử dụng hàm phi tuyến tanh để tính toán chính xác xác suất tin cậy tại nút kiểm tra. Thuật toán MS xấp xỉ hàm này bằng phép lấy giá trị cực tiểu ($\min$) và nhân dấu ($\operatorname{sgn}$), dẫn đến việc đánh giá quá mức (overestimation) biên độ thông tin LLR gửi sang nút biến. Luận án khắc phục bằng cách đưa vào các hệ số bù trừ (offset) và chuẩn hóa tác động vào nút kiểm tra (thuật toán IOMS, AOMS) hoặc tác động đồng thời vào cả nút kiểm tra và nút biến (thuật toán HOMS, VOMS, EsmMS) để kéo hàm phân bố xác suất của MS về sát với BP.

2. Thuật toán EsmMS đề xuất giải quyết nhược điểm lỗi nền (error floor) của các thuật toán single-minimum trước đây như thế nào?

Các thuật toán single-minimum thông thường chỉ tìm một giá trị cực tiểu $min_1$ và xấp xỉ $min_2$ tại nút kiểm tra bằng một độ lệch cố định, dẫn đến sai lệch tích lũy qua nhiều vòng lặp và gây ra lỗi nền cao ở vùng SNR lớn. Thuật toán EsmMS đề xuất kết hợp việc xấp xỉ $min_2$ từ $min_1$ tại nút kiểm tra với việc đưa thêm hệ số hiệu chỉnh tác động vào quá trình tính toán tại nút biến (VN), giúp triệt tiêu sai số tích lũy và loại bỏ hiện tượng lỗi nền.

3. Kỹ thuật phân chia bộ nhớ của luận án dựa trên đặc điểm cấu trúc nào của ma trận 5G LDPC BG1?

Ma trận BG1 của 5G LDPC là mã không đều, có bậc nút kiểm tra dao động từ 3 đến 19 (trong đó 4 dòng đầu có $d_c = 19$, còn lại phần lớn các dòng có $d_c \le 6$). Thay vì dùng một không gian nhớ kích thước cực đại $d_{c_max} = 19$ cho toàn bộ các lớp (gây lãng phí bộ nhớ ở các dòng bậc thấp), luận án chia bộ nhớ thành hai khối: CN-MB1 dành cho các lớp có $d_c$ nhỏ và CN-MB2 dành cho các lớp có $d_c$ lớn. Giải pháp này giúp tiết kiệm 37% dung lượng bộ nhớ so với bộ giải mã MS tiêu chuẩn.

4. Kết quả thực thi bộ giải mã đề xuất trên phần cứng FPGA đạt được các thông số kỹ thuật nào?

Bộ giải mã HOMS và EsmMS đề xuất được hiện thực trên vi mạch FPGA Xilinx Kintex UltraScale+ cho mã 5G LDPC chiều dài $N = 8832$ bit, tỷ lệ mã $R = 1/2$, 10 vòng lặp giải mã:

  • Tần số xung nhịp cực đại ($F_{max}$): đạt $142.8\text{ -- }153.8\text{ MHz}$.
  • Tốc độ xử lý dữ liệu (Throughput): đạt $2.82\text{ -- }2.83\text{ Gbps}$.
  • Hiệu suất sử dụng phần cứng (HUE): đạt xấp xỉ $4.65\text{ tài nguyên/lớp.Mbps}$, tiết kiệm tài nguyên phần cứng từ 4.5 đến 5 lần so với các thiết kế tham khảo.

Kết luận

Luận án đã giải quyết bài toán tối ưu hóa bộ giải mã LDPC cho hệ thống thông tin thế hệ mới 5G thông qua việc phát triển các giải thuật giải mã cải tiến (IOMS, AOMS, HOMS, VOMS, EsmMS) dựa trên cơ sở toán học của thuật toán Min-Sum. Luận án đã hiện thực thành công kiến trúc phần cứng bán song song phân lớp trên nền tảng FPGA Xilinx Kintex UltraScale+, kết hợp kỹ thuật tính toán cực tiểu đơn và phân chia bộ nhớ theo phân bố bậc nút kiểm tra $d_c$. Kết quả nghiên cứu đạt được tốc độ xử lý $2.83\text{ Gbps}$, cải thiện độ lợi giải mã lên đến 0.38 dB, tiết kiệm 37% dung lượng bộ nhớ nút kiểm tra và giảm tài nguyên logic từ 4.5 đến 5 lần so với các bộ giải mã tham chiếu. Công trình đóng góp các giải pháp kỹ thuật có giá trị tham khảo cho việc thiết kế vi mạch xử lý tín hiệu trong các hệ thống thông tin không dây hiện đại.