ĐẠI HỌC QUOC GIA TP. HO CHÍ MINH TRUONG DAI HQC BACH KHOA TRAN THI BÍCH NGOC NGHIEN CUU VA THIET KE BO GIAI MA KIEM TRA CHAN LE MAT ĐỘ THAP (LDPC) TRONG HE THONG THONG TIN THE HE MOI LUẬN AN TIEN SĨ TP. HO CHÍ MINH - NĂM 2024 VIETNAM NATIONAL UNIVERSITY HO CHI MINH CITY HO CHI MINH CITY UNIVERSITY OF TECHNOLOGY TRAN THI BICH NGOC STUDIES AND DESIGN OF LOW-DENSITY PARITY-CHECK (LDPC) DECODERS IN NEW GENERATION COMMUNICATION SYSTEMS A Dissertation Submitted For The Degree of Doctor of Philosophy HO CHI MINH CITY- 2024 ĐẠI HỌC QUOC GIA TP. HO CHÍ MINH TRUONG ĐẠI HỌC BACH KHOA TRAN THỊ BÍCH NGỌC NGHIÊN CUU VÀ THIET KE BỘ GIẢI MA KIEM TRA CHAN LẺ MAT ĐỘ THÁP (LDPC) TRONG HE THONG THONG TIN THE HE MOI Ngành: Kỹ thuật điện tử Mã số ngành: 9520203 Phản biện độc lập: Phản biện độc lập: Phản biện: PGS.
Tran Trung Duy Phản biện: PGS. Trần Công Hùng Phản biện: PGS. Huỳnh Khả Tú NGƯỜI HƯỚNG DAN: 1. Nguyễn Lý Thiên Trường LỜI CAM ĐOAN Tác giả xin cam đoan đây là công trình nghiên cứu của bản thân tác giả.
Các kết quả nghiên cứu và các kết luận trong luận án này là trung thực và không sao chép từ bất kỳ một nguồn nao và dưới bat kỳ hình thức nào. Việc tham khảo các nguồn tài liệu (nếu có) đã được thực hiện trích dẫn và ghi nguồn tài liệu tham khảo đúng quy định. Tác giả luận án Chữ ký Trần Thị Bích Ngọc TOM TAT LUẬN ÁN Mã hóa sửa lỗi là một thành phần đóng vai trò quan trọng trong các hệ thống lưu trữ dữ liệu và truyền thông kỹ thuật số nhằm đảm bảo truyền tải thông tin có độ tin cậy cao. Mã kiểm tra chẵn lẻ mật độ thấp (Low-Density Parity-Check-LDPC) là một trong những mã sửa lỗi có thể tiệm cận giới hạn Shannon.
Từ khi được nghiên cứu lại vào những năm 1990, mã LDPC đã thu hút được nhiều sự quan tâm trong giới học thuật và trong công nghiệp. Mã LDPC có các ưu điểm về độ lợi giải mã, tài nguyên phần cứng và tốc độ xử lý nên chúng đã được sử dụng rộng rãi trong nhiều chuẩn viễn thông, các bộ lưu trữ số. Mã LDPC đã được lựa chọn cho hệ thống thông tin mới, cụ thể là ứng dụng 5G. Bên cạnh đó, các giải pháp tối ưu đã được áp dụng cho bộ giải mã LDPC trong các chuẩn trước đây có thể không đáp ứng vi theo chuẩn 5G, chiều dai mã rất lớn, mã không đều, bộ nhớ lưu trữ lớn, tốc độ xử lý cao.
Chính vì vậy, trong luận án này, tác giả nghiên cứu các vấn đề sau: thứ nhất là nghiên cứu về cải thiện hiệu suất giải mã trên cơ sở thuật toán giải mã Min-Sum (MS); thứ hai là nghiên cứu tính chất đặc biệt của mã LDPC dùng trong 5G (5G LDPC) và đề xuất giải pháp tiết kiệm bộ nhớ lưu trữ và cuối cùng là nghiên cứu và thiết kế bộ giải mã LDPC với mục đích tiết kiệm tài nguyên phần cứng và cải thiện hiệu suất giải mã. Thuật toán cơ sở của giải mã lặp cho mã LDPC là thuật toán Belief-Propagation (BP) cho kết quả giải mã tối ưu nhưng phần cứng rất phức tạp. Nhằm đơn giản hoá thiết kế phần cứng của thuật toán BP, thuật toán MS đã sử dụng phương pháp xấp xi, nhưng điểm hạn chế là kết quả giải mã giảm đáng kẻ. Nghiên cứu về cải thiện hiệu suất giải mã trên cơ sở thuật toán giải mã MS, tác giả đã hệ thong một sé các phương pháp cải tiến, chứng minh trên cơ sở toán học dé đưa ra các đề xuất.
Giải pháp chung cho việc cải tiến là sử dụng các hệ số hiệu chỉnh tác động vào các quá trình xử lý các thông tin nhằm giảm bớt việc ước lượng quá mức thông tin trong phương pháp xắp xi của thuật toán MS. Trong luận án này, tác giả thực hiện các cách tác động khác nhau của các hệ số hiệu chỉnh lên quá trình xử lý các nút kiểm tra (các thuật toán đề xuất Improved Offset Min-Sum (IOMS), Advanced Offset Min-Sum (AOMS)) hay tác động đồng thời cả hai quá trình xử lý nút biến và nút kiểm tra (các thuật toán dé xuất Variable ii Offset Min-Sum (VOMS), Hybrid Offset Min-Sum (HOMS), Enhanced single minimum Min-Sum (EsmMS)). Dé đánh giá hiệu suất giải mã, các kết quả mô phỏng được thực hiện cho ma trận BGI của mã 5G LDPC với tỷ lệ mã 1/2, 2/3, 3/4, 3/5 và chiều dài mã 4080, 13056, 7424, 8832, 6720 sử dụng phần mềm MATLAB R2022b. Kết quả mô phỏng chỉ ra rằng, tai BER 10-8 hiệu suất giải mã của thuật toán HOMS để xuất cải thiện khoảng 0.38 đB so với thuật toán MS, thuật toán AOMS để xuất cải thiện khoảng 0.26 dB so với thuật toán tham khảo Simplified Minimum Approximation Min-Sum (SMA-MSA).
Tiếp theo luận án trình bày về phương pháp thiết kế bộ giải mã. Thiết kế bộ giải mã LDPC dựa trên công nghệ FPGA (Field-Programmable Gate Array) là một thách thức trong việc lựa chọn thiết kế vì các đặc tính và các thông số của bộ giải mã có mối quan hệ ràng buộc lẫn nhau. Các đặc tính quan trọng như tốc độ xử lý, tài nguyên phần cứng và hiệu suất giải mã. Trong luận án, tác giả sẽ tập trung vào thiết kế các bộ giải mã LDPC với mục đích tiết kiệm phần cứng và cải thiện hiệu suất giải mã dựa vào các thuật toán HOMS và EsmMS đã dé xuất.
Ở quá trình xử lý nút kiểm tra, thay vì tìm hai giá trị cực tiểu và vi trí của giá trị cực tiểu thứ nhất như thuật toán MS thông thường, hai thuật toán đề xuất này chỉ cần tìm một giá trị cực tiểu của các thông tin ngõ vào và vị trí của nó. Ngoài ra, nhằm mục đích tiết kiệm tài nguyên, luận án đã nghiên cứu và thực hiện thiết kế bộ giải mã với lịch trình phân lớp, cấu trúc bán song song và lựa chon số bit biểu diễn thông tin thích hợp. Dung lượng bộ nhớ trong bộ giải mã LDPC phụ thuộc vào bậc của nút kiểm tra. Trong trường hợp mã không đều, thông thường để thuận tiện cho việc thiết kế, bộ nhớ được thực hiện với bậc của nút kiểm tra cực đại.
Mã SG LDPC là mã không đều, các bậc của nút kiểm tra giữa các phân lớp khác nhau rất nhiều, trong trường hợp sử dụng bậc của nút kiểm tra cực đại dé thiết kế sẽ gây tiêu tốn bộ nhớ. Luận án đã đề xuất kỹ thuật phân chia thành hai bộ nhớ theo các bậc của nút kiểm tra, trong đó ở mỗi nhóm, bậc của nút kiêm tra có giá trị khác biệt không nhiều. Kết quả thực hiện trên Xilinx Kintex UltraScale+ FPGA cho thấy các bộ giải mã HOMS và EsmMS đề xuất có tốc độ xử lý lên đến 2.83 Gbps áp dụng với trường hợp iii mã LDPC có chiều dài mã 8832 va tỷ lệ mã 1⁄2 với 10 vòng lặp giải mã. Các bộ giải mã dé xuất làm việc ở tần số cực đại 153.8 MHz (bộ mã EsmMS) và có hiệu suất sử dụng phần cứng (Hardware Usage Efficiency- HUE) xp xi 4.65 tài nguyên phần cứng/lớp.Mbps, tiết kiệm hơn 4.5-5 lần so với các bộ giải mã tham khảo.
iv ABSTRACT Error correction coding is crucial in digital communications and data storage systems, aiming to ensure the reliable transmission of information. Among the available error correction codes, Low-Density Parity-Check (LDPC) codes stand out as one of the most effective, capable of nearing the Shannon limit. Since their rediscovery in the mid-1990s, LDPC codes have attracted significant attention from both academia and industry. They are extensively applied across numerous communication standards and digital storage solutions due to their superior error correction capabilities, efficient hardware utilization, and high processing throughput.
Specifically, LDPC codes have been selected for 5G new radio technologies, which demand enhanced processing speeds, the ability to handle large volumes of data, and minimal hardware resource consumption. However, the optimal solutions for LDPC decoders, as applied in previous scenarios, may fall short of 5G standards' demands, owing to the extensive code length, irregular patterns, significant storage needs, and heightened processing requirements. In this thesis, the author delve into three primary areas: Firstly, the author explore ways to enhance the decoding accuracy of the Min-Sum (MS) decoding algorithm. Secondly, the author examine the distinctive characteristics of the 5G LDPC code, proposing a method to reduce storage requirements.
Lastly, the design an LDPC decoder that employs various techniques to optimize hardware resource use and boost decoding efficiency. The iterative Message-Passing algorithm, notably the Belief-Propagation (BP) algorithm, is pivotal in decoding LDPC codes, offering near-Shannon limit optimal decoding performance. Despite its effectiveness, the BP algorithm's computational intensity has prompted the development of the MS algorithm, which simplifies operations to comparisons and additions, thereby reducing computational complexity. Nonetheless, the MS algorithm's reliance on a minimum function within the Check Node (CN) process yields an approximate message, resulting in notable degradation of decoding performance in error correction.
In response to this challenge, this research has formulated several strategies to refine decoding accuracy using the MS algorithm, presenting mathematical evidence to bolster error correction capabilities. A principal strategy involves implementing correction factors to mitigate information overestimation inherent in the MS algorithm's approximation technique. This thesis introduces various adjustment methods for these correction factors, targeting check node processing improvements (via the Improved Offset Min-Sum (IOMS) and Advanced Offset Min-Sum (AOMS) algorithms) and simultaneous adjustments across variable node and check node processes (through the Variable Offset Min-Sum (VOMS), Hybrid Offset Min-Sum (HOMS), and Enhanced Single Minimum Min-Sum (EsmMS) algorithms). The objective of this study is to craft effective algorithms for LDPC decoder design.
Through simulations conducted in MATLAB R2022b, this research evaluates the decoding efficacy of the SG LDPC code across multiple code rates (1/2, 2/3, 3/4, 3/5) and lengths (4080, 13056, 7424, 8832, 6720) utilizing the BG1 matrix. The findings reveal that the HOMS algorithm substantially improves decoding performance by 0.38 dB over the MS algorithm at a Bit Error Rate (BER) of 10°*. Furthermore, the AOMS algorithm outperforms the Simplified Minimum Approximation Min-Sum (SMA- MSA) algorithm by 0.26 dB, showcasing the potential of these proposed enhancements in advancing error correction efficiency. The design of FPGA-based decoders for LDPC codes is influenced by various system attributes, including processing throughput, hardware resource demands, and error correction effectiveness.
This thesis introduces an FPGA hardware design for LDPC decoders tailored to 5G applications, incorporating the Hybrid Offset Min-Sum (HOMS) and Enhanced Single Minimum Min-Sum (EsmMS) algorithms as the core decoding mechanisms. To optimize hardware efficiency and improve decoding performance, the implementation employs several strategies: layered scheduling to enhance data flow, precise quantization bit selection to balance accuracy and resource usage, a partially parallel architecture to improve throughput while conserving resources, and varying levels of parallelism to adapt to specific hardware constraints. Unlike traditional MS decoders, which necessitate calculating the first two minimum vi values among all variable-to-check message inputs during the check node process, the proposed design simplifies this requirement by determining only the first minimum value. This adjustment significantly reduces hardware complexity and associated costs, providing a more efficient and effective solution for LDPC decoding in next- generation communication systems.