Tổng quan nghiên cứu

Sự bùng nổ của mạng cảm biến không dây (Wireless Sensor Network - WSN) và các thiết bị Internet vạn vật (IoT) đòi hỏi các vi mạch thu phát cao tần (RFIC) phải có kích thước siêu nhỏ, mức tiêu thụ năng lượng thấp và độ tin cậy cao. Chuẩn truyền thông ZigBee (IEEE 802.15.4) hoạt động tại băng tần công nghiệp, khoa học và y tế (ISM) 2.4 GHz với 16 kênh truyền, băng thông mỗi kênh 2 MHz là lựa chọn hàng đầu cho các ứng dụng mạng cá nhân không dây cự ly ngắn. Tuy nhiên, các kiến trúc máy thu truyền thống đối mặt với nhiều thách thức: cấu trúc đổi tần trực tiếp (Zero-IF) thường bị suy giảm chất lượng tín hiệu do hiện tượng rò rỉ dao động nội (LO leakage) tạo ra điện áp lệch một chiều (DC offset) và chịu ảnh hưởng nặng nề bởi nhiễu 1/f (flicker noise); trong khi đó, cấu trúc siêu đổi tần (Superheterodyne) lại đòi hỏi các bộ lọc sóng âm bề mặt (SAW) cồng kềnh ngoài chip, cản trở mục tiêu tích hợp đơn phiến.

Nhằm giải quyết triệt để các hạn chế này, nghiên cứu tập trung thiết kế máy thu ZigBee theo cấu trúc trung tần thấp (Low-IF) với tần số trung tần 1 MHz, kết hợp kỹ thuật triệt tín hiệu tần số ảnh bằng bộ lọc nhiều pha tích cực (Active RC Polyphase Filter) trên công nghệ bán dẫn CMOS 0.18 µm. Mục tiêu cụ thể là hiện thực hóa sơ đồ nguyên lý và layout hoàn chỉnh cho phần cao tần (RF Front-end) gồm khối khuếch đại nhiễu thấp (LNA), khối đổi tần (Mixer), cùng các khối chức năng tích hợp gồm bộ lọc nhiều pha bậc 4, mạch chỉ số cường độ tín hiệu thu (RSSI) và mạch tham chiếu điện áp (Bandgap Reference).

Đề tài được hoàn thành tại Trường Đại học Bách Khoa – Đại học Quốc gia TP.Hồ Chí Minh trong khung thời gian từ tháng 7/2014 đến tháng 12/2014. Kết quả nghiên cứu mang ý nghĩa thực tiễn to lớn: mạch thu đạt độ nhạy danh định -85 dBm, độ lợi phần cao tần đạt 33 dB, tỷ số triệt tần số ảnh (IMRR) đạt 33 dB tại tần số -1 MHz và dải động đo công suất RSSI lên đến 60 dB. Công trình đóng góp giải pháp kỹ thuật khả thi, thúc đẩy năng lực tự chủ nghiên cứu và thiết kế vi mạch tích hợp cao tần tại Việt Nam.

Cơ sở lý thuyết và phương pháp nghiên cứu

Khung lý thuyết áp dụng

Nghiên cứu được xây dựng dựa trên các nền tảng lý thuyết vi mạch cao tần và xử lý tín hiệu vô tuyến chuyên sâu:

  • Lý thuyết điều chế số và chỉ tiêu máy thu ZigBee: Theo tiêu chuẩn IEEE 802.15.4 tại băng tần 2.4 GHz, hệ thống sử dụng phương thức điều chế dịch pha vuông pha bù (O-QPSK) kết hợp kỹ thuật trải phổ chuỗi trực tiếp (DSSS). Để đạt tỷ lệ lỗi bit (BER) tiêu chuẩn là 6×10⁻⁵, tỷ số tín hiệu trên nhiễu tối thiểu (SNRmin) yêu cầu tại ngõ ra là 1 dB. Khi cộng thêm biên dự phòng cho khối xử lý tín hiệu số DSP là 7 dB, tỷ số tín hiệu trên nhiễu ngõ ra hệ thống cần đạt 8 dB. Với công suất nhiễu nhiệt ngõ vào tại băng thông 2 MHz là -111 dBm và độ nhạy máy thu -85 dBm, hệ số nhiễu toàn phần (NFtotal) cho phép của hệ thống được tính toán theo công thức lý thuyết là 15 dB (đã bao gồm 3 dB suy hao do nhiễu nhiệt nền).
  • Lý thuyết chuỗi tầng Friis và các chỉ số phi tuyến: Hệ số nhiễu tổng thể của máy thu được xác định qua công thức Friis, chứng minh rằng độ lợi và hệ số nhiễu của tầng khuếch đại đầu tiên (LNA) đóng vai trò quyết định đến chất lượng toàn hệ thống. Đặc tính phi tuyến của mạch được đánh giá thông qua điểm nén công suất 1 dB (P1dB) và điểm chặn giao cắt bậc 3 ngõ vào (IIP3), từ đó xác định dải động không có thành phần giả (SFDR) nhằm đảm bảo máy thu không bị bão hòa trước các tín hiệu gây nhiễu biên độ lớn ở các kênh lân cận.
  • Lý thuyết xử lý tín hiệu miền phức và bộ lọc nhiều pha (Polyphase Filter): Trong cấu trúc Low-IF, tín hiệu mong muốn và tín hiệu tần số ảnh sau khi trộn tần đều rơi về cùng tần số trung tần 1 MHz nhưng có thứ tự pha vuông góc ngược nhau (tín hiệu mong muốn là chuỗi pha dương, tín hiệu ảnh là chuỗi pha âm). Bằng cách chuyển dịch hàm truyền của bộ lọc thông thấp sang bộ lọc thông dải trong miền phức thông qua mạng đa pha tích cực RC, mạch có khả năng triệt tiêu chọn lọc tín hiệu ảnh mà không làm suy hao tín hiệu mong muốn.

Phương pháp nghiên cứu

Nghiên cứu sử dụng quy trình thiết kế vi mạch tích hợp bán dẫn tiêu chuẩn từ trên xuống (Top-down design flow) với các thông số cụ thể:

  • Nguồn dữ liệu và thông số công nghệ: Sử dụng thư viện mô hình linh kiện CMOS 0.18 µm (180 nm) với điện áp nguồn cung cấp chuẩn Vdd = 1.8 V. Mô hình transistor BSIM3v3 được áp dụng để mô phỏng chính xác các hiệu ứng kênh ngắn, điện dung ký sinh và đặc tính phân cực ở tần số 2.4 GHz.
  • Phương pháp phân tích và phần mềm chuyên dụng: Quá trình thiết kế được chia làm 3 cấp độ: Phân tích ngân sách chỉ tiêu hệ thống (Link budget) bằng phần mềm AppCAD; Thiết kế sơ đồ nguyên lý (Schematic) và mô phỏng thông số S, hệ số nhiễu NF, độ tuyến tính PSS/Pnoise bằng phần mềm Cadence Virtuoso kết hợp Agilent ADS; Thiết kế layout vật lý, kiểm tra quy tắc hình học (DRC), kiểm tra tính tương đương sơ đồ mạch (LVS), trích xuất tham số ký sinh RC và mô phỏng điện từ trường phẳng cho các đường truyền cao tần bằng công cụ IE3D. Việc lựa chọn tổ hợp công cụ này giúp kiểm soát sai lệch giữa mô phỏng lý thuyết và chế tạo vật lý ở mức dưới 10%.
  • Quy trình và tiến độ thực hiện: Đề tài được triển khai liên tục trong thời gian 5 tháng (từ ngày 07/07/2014 đến ngày 07/12/2014), bao gồm các bước: tính toán chỉ tiêu hệ thống (tháng 7), thiết kế sơ đồ nguyên lý các khối LNA, Mixer, PPF, RSSI (tháng 8 - tháng 9), tối ưu hóa layout phần cao tần (tháng 10 - tháng 11) và kiểm chứng mô phỏng sau layout (tháng 12).

Kết quả nghiên cứu và thảo luận

Những phát hiện chính

Quá trình thiết kế và mô phỏng chi tiết các khối chức năng trong máy thu ZigBee đã đạt được các chỉ tiêu kỹ thuật vượt trội:

  • Khối khuếch đại nhiễu thấp (LNA): Thiết kế vi sai sử dụng cấu trúc cascode nguồn chung với suy biến tính chất cảm (Inductive Source Degeneration) kết hợp tụ bù Cex = 400 fF và mạch lọc thông thấp trung gian. Kết quả mô phỏng schematic cho thấy độ lợi điện áp S21 đạt 18 dB, hệ số phản xạ ngõ vào S11 = -23 dB, ngõ ra S22 = -21 dB, hệ số cách ly ngược S12 = -40 dB, hệ số nhiễu NF = 1.7 dB, điểm nén P1dB đạt -20.8 dBm và IIP3 đạt -3.5 dBm. Sau khi thực hiện layout hoàn chỉnh với diện tích 0.35 mm², kết quả kiểm chứng sau layout (Post-layout) vẫn duy trì chất lượng cao: độ lợi S21 đạt 16.5 dB (chỉ giảm 8.3% do ký sinh đường nạp), S11 = -20 dB, NF = 2.0 dB, IIP3 = -4.5 dBm và dòng tiêu thụ chỉ 5 mA ở nguồn 1.8 V (công suất tiêu thụ 9 mW).
  • Khối trộn tần vuông pha (Quadrature Mixer) và RF Front-end: Mạch đổi tần tích cực Gilbert Cell cân bằng kép chuyển đổi tín hiệu 2.4 GHz về trung tần 1 MHz với công suất dao động nội LO yêu cầu chỉ 0 dBm. Khi tích hợp với khối đệm vi sai, mixer đạt độ lợi chuyển đổi 8 dB, NF = 10 dB và IIP3 = 2 dBm. Toàn bộ phần cao tần (LNA + Mixer) đạt tổng độ lợi 33 dB, hệ số nhiễu NF toàn phần là 5.2 dB, điểm nén 1 dB ngõ vào đạt -29 dBm và IIP3 ngõ vào đạt -21 dBm, đáp ứng hoàn hảo tiêu chuẩn máy thu ZigBee.
  • Khối lọc nhiều pha tích cực RC bậc 4 (Polyphase Filter): Mạch lọc tích cực sử dụng khuếch đại thuật toán vi sai toàn phần có hồi tiếp mode chung (CMFB). Đáp ứng thông dải miền phức của bộ lọc đạt độ lợi 0 dB tại dải thông 1 MHz, hệ số nhiễu 10 dB, và mang lại khả năng triệt tần số ảnh (IMRR) lên tới 33 dB tại tần số đối xứng -1 MHz, loại bỏ hoàn toàn nhu cầu sử dụng bộ lọc SAW ngoài chip.
  • Khối đo công suất RSSI và Khối tham chiếu Bandgap: Mạch RSSI sử dụng kỹ thuật chuỗi khuếch đại giới hạn (Limiting Amplifier) kết hợp chỉnh lưu toàn kỳ và vòng hồi tiếp ngược triệt DC offset, đạt dải động tuyến tính rộng 60 dB tại tần số 1 MHz, sai số tuyến tính chỉ ±1.5 dB với độ dốc danh định 22 mV/dB. Khối Bandgap tạo ra điện áp chuẩn 1.2 V với hệ số nhiệt độ cực thấp là 22 ppm/°C, giữ điện áp ngõ ra ổn định khi điện áp nguồn biến thiên từ 1.6 V đến 2.0 V (mức dao động dưới 1.5%).

Thảo luận kết quả

Các kết quả đạt được khẳng định tính đúng đắn của việc lựa chọn cấu trúc Low-IF kết hợp bộ lọc nhiều pha cho chuẩn ZigBee. Nguyên nhân chính giúp khối LNA đạt được hệ số nhiễu thấp 2.0 dB song song với việc duy trì độ tuyến tính IIP3 = -4.5 dBm sau layout là nhờ kỹ thuật thoái hóa cực nguồn bằng cuộn cảm vi dải kết hợp tụ điện Cex mắc song song giữa cực cổng và cực máng. Giải pháp này cho phép dịch chuyển điểm phối hợp trở kháng tiếng ồn tối ưu trùng khớp với điểm phối hợp trở kháng công suất 50 Ohm mà không cần dùng điện trở thuần gây suy hao nhiệt.

Toàn bộ dữ liệu thực nghiệm mô phỏng có thể được trực quan hóa rõ nét thông qua biểu đồ ma trận tán xạ [S], đồ thị quét công suất ngõ vào đối chiếu điểm nén P1dB và điểm chặn IIP3, cũng như bảng đối sánh tham số trước và sau layout. Sự sụt giảm độ lợi 1.5 dB của LNA sau layout phản ánh chính xác tác động của điện trở ký sinh trên các lớp kim loại Metal-1 và Metal-2, cùng điện dung ký sinh tại các nút chuyển tiếp chất bán dẫn.

Khi so sánh với các nghiên cứu sử dụng cấu trúc Zero-IF trong cùng phân khúc, kiến trúc Low-IF trong luận văn loại bỏ hoàn toàn hiện tượng suy giảm SNR do nhiễu flicker 1/f tại vùng tần số 0 Hz. Đồng thời, tỷ số triệt tần số ảnh 33 dB của bộ lọc RC bậc 4 giúp giảm thiểu can nhiễu từ các kênh lân cận vượt trội hơn 15% so với các bộ lọc thụ động truyền thống, mở ra khả năng tích hợp đơn phiến toàn bộ máy thu trên một chip silicon duy nhất.

Đề xuất và khuyến nghị

Dựa trên các kết quả thiết kế và kiểm chứng vi mạch, nghiên cứu đề xuất 4 giải pháp trọng tâm nhằm hoàn thiện và phát triển sản phẩm:

  • Tích hợp toàn diện cuộn cảm vi dải on-chip: Nhóm nghiên cứu thiết kế vi mạch cần thay thế các cuộn cảm phối hợp trở kháng ngoài (Lg = 8 nH, Ls = 500 pH) bằng các cuộn cảm xoắn ốc đối xứng (Symmetrical Spiral Inductors) chế tạo trên lớp kim loại dày (Top Metal) trong vòng 6 tháng tới. Giải pháp này giúp giảm 30% diện tích bo mạch in PCB và loại bỏ hoàn toàn điện cảm ký sinh của dây hàn chân chip (Bonding wire).
  • Bổ sung mạch tự động hiệu chuẩn pha và biên độ (Auto-calibration tuning loop): Các kỹ sư thiết kế mạch tương tự cần nghiên cứu tích hợp vòng khóa pha tự hiệu chỉnh cho bộ lọc nhiều pha RC trong thời gian 9 tháng tới, hướng tới mục tiêu nâng tỷ số triệt tần số ảnh IMRR từ 33 dB lên trên 45 dB, khắc phục triệt để hiện tượng sai lệch giá trị điện trở - tụ điện do biến thiên quy trình công nghệ (Process-Voltage-Temperature variations).
  • Chuyển đổi công nghệ sang tiến trình CMOS 65 nm hoặc 40 nm: Các cơ sở nghiên cứu bán dẫn cần thực hiện tái thiết kế hệ thống trên các tiến trình công nghệ tiên tiến hơn trong vòng 12 tháng tới, nhằm hạ điện áp hoạt động từ 1.8 V xuống 1.0 V, giúp giảm hơn 40% dòng tiêu thụ của phần cao tần (đưa tổng dòng tiêu thụ của LNA và Mixer xuống dưới 4 mA), tối ưu hóa thời lượng pin cho các nút cảm biến hoạt động liên tục trong 5-10 năm.
  • Hiện thực hóa vi mạch tích hợp toàn phần SoC ZigBee đơn chip: Các trung tâm R&D phối hợp với doanh nghiệp công nghệ hoàn thiện việc tích hợp khối giải điều chế số (Baseband DSP) và bộ tổng hợp tần số vòng khóa pha (PLL/VCO) cùng đế bán dẫn trong vòng 18 tháng tới, phục vụ đóng gói và thương mại hóa các module cảm biến phục vụ nông nghiệp thông minh và y tế tại Việt Nam.

Đối tượng nên tham khảo luận văn

Luận văn là tài liệu chuyên khảo có giá trị cao, phù hợp với 4 nhóm đối tượng chính:

  • Kỹ sư thiết kế vi mạch cao tần (RFIC/Analog IC Designers): Tiếp cận quy trình thiết kế, mô phỏng và layout thực tế cho các khối LNA cascode vi sai, mixer Gilbert Cell và bộ lọc tích cực RC, áp dụng trực tiếp vào việc tối ưu hóa sơ đồ nguyên lý và xử lý ký sinh sau layout.
  • Học viên cao học và nghiên cứu sinh ngành Kỹ thuật Điện tử - Viễn thông: Nắm vững phương pháp luận phân tích hệ thống thu phát vô tuyến, cách tính toán ngân sách đường truyền (Link budget) theo công thức Friis và nguyên lý xử lý tín hiệu miền phức trên không gian pha.
  • Doanh nghiệp phát triển thiết bị IoT và Mạng cảm biến không dây: Khai thác các thông số kỹ thuật thực nghiệm của máy thu ZigBee để thiết kế phần cứng các module truyền thông công suất thấp, dự toán độ bền pin và nâng cao độ nhạy thu cho hệ thống quan trắc.
  • Giảng viên và các cơ sở đào tạo chuyên ngành bán dẫn: Sử dụng làm giáo trình mẫu, tài liệu tham khảo phục vụ giảng dạy các học phần Thiết kế vi mạch tích hợp tương tự, Hệ thống truyền thông vô tuyến và hướng dẫn thực hành công cụ CAD tiêu chuẩn công nghiệp (Cadence, ADS).

Câu hỏi thường gặp

Tại sao máy thu ZigBee trong nghiên cứu lại lựa chọn cấu trúc Low-IF thay vì Zero-IF? Cấu trúc Zero-IF tuy có sơ đồ khối đơn giản nhưng thường xuyên gặp phải hiện tượng rò rỉ tín hiệu dao động nội LO dẫn đến điện áp lệch DC offset và bị suy giảm chất lượng nghiêm trọng bởi nhiễu 1/f tại vùng tần số thấp. Cấu trúc Low-IF với tần số trung tần 1 MHz giúp dịch chuyển toàn bộ phổ tín hiệu ra khỏi vùng ảnh hưởng của nhiễu flicker, đồng thời loại bỏ hoàn toàn hiện tượng tự trộn tần LO, nâng cao đáng kể tỷ số tín hiệu trên nhiễu.

Bộ lọc nhiều pha (Polyphase Filter) đóng vai trò gì và đạt hiệu quả ra sao? Bộ lọc nhiều pha tích cực RC bậc 4 đảm nhận đồng thời hai nhiệm vụ: lọc chọn kênh tại tần số trung tần 1 MHz và triệt tiêu tín hiệu tần số ảnh. Dựa trên nguyên lý dịch tần trong miền phức, mạch tạo ra đáp ứng bất đối xứng giữa tần số dương và tần số âm, giúp triệt tiêu tín hiệu ảnh tại tần số -1 MHz với tỷ số triệt IMRR đạt 33 dB mà không làm suy hao tín hiệu mong muốn.

Yếu tố nào giúp khối LNA đạt hệ số nhiễu thấp 2.0 dB nhưng vẫn duy trì độ tuyến tính cao? Mạch LNA sử dụng cấu hình cascode nguồn chung với suy biến tính chất cảm vi sai kết hợp tụ Cex = 400 fF và mạch lọc thông thấp trung gian. Thiết kế này vừa tạo ra trở kháng vào thuần trở 50 Ohm giúp phối hợp tối ưu mà không sinh nhiễu nhiệt, vừa cải thiện điểm chặn bậc 3 IIP3 đạt -4.5 dBm sau layout, đáp ứng vượt mức yêu cầu -10 dBm của chuẩn ZigBee.

Khối RSSI triệt tiêu điện áp DC offset bằng kỹ thuật nào? Khối RSSI sử dụng cấu trúc chuỗi khuếch đại giới hạn đa tầng kết hợp mạch chỉnh lưu toàn kỳ và vòng hồi tiếp ngược một chiều (DC feedback). Mạch lọc thông thấp trên đường hồi tiếp trích xuất thành phần điện áp DC không mong muốn và đưa về mạch trừ ở ngõ vào, giúp duy trì dải động đo công suất đạt 60 dB với sai số tuyến tính chỉ ±1.5 dB.

Mạch tham chiếu Bandgap duy trì độ ổn định điện áp như thế nào khi nhiệt độ thay đổi? Mạch Bandgap hoạt động dựa trên nguyên lý tổng hợp giữa điện áp có hệ số nhiệt độ âm (CTAT từ tiếp giáp p-n của BJT) và điện áp có hệ số nhiệt độ dương (PTAT từ hiệu điện áp Vbe). Khi tính toán tối ưu tỉ lệ dòng phân cực, mạch tạo ra điện áp chuẩn 1.2 V với hệ số nhiệt độ chỉ 22 ppm/°C, giữ mức trôi điện áp dưới 1.5% khi nguồn thay đổi từ 1.6 V đến 2.0 V.

Kết luận

  • Luận văn đã hoàn thành trọn vẹn việc nghiên cứu, thiết kế và tối ưu hóa hệ thống máy thu ZigBee băng tần 2.4 GHz theo cấu trúc Low-IF trên công nghệ bán dẫn CMOS 0.18 µm.
  • Khối RF Front-end (LNA và Mixer) sau khi layout hoàn chỉnh đạt độ lợi 33 dB, hệ số nhiễu toàn phần 5.2 dB, IIP3 đạt -21 dBm và công suất LO yêu cầu chỉ 0 dBm.
  • Khối bộ lọc nhiều pha tích cực RC bậc 4 tích hợp trọn vẹn trên chip mang lại tỷ số triệt tần số ảnh IMRR đạt 33 dB tại -1 MHz, giải quyết triệt để bài toán tích hợp đơn phiến.
  • Khối RSSI và Bandgap Reference đạt các chỉ tiêu xuất sắc với dải động 60 dB, sai số tuyến tính ±1.5 dB và hệ số nhiệt điện áp chuẩn 22 ppm/°C.
  • Toàn bộ sơ đồ nguyên lý và dữ liệu layout đã sẵn sàng cho giai đoạn chế tạo thử nghiệm (Tape-out) và kiểm đo thực tế trong vòng 6 đến 12 tháng tới, góp phần thúc đẩy sự phát triển của ngành công nghiệp vi mạch và thiết bị IoT tại Việt Nam.